PlayStation 2. Marcelo Schiavon Porto CMP237 - Arquitetura e Organização de Processadores

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Nicolas de Oliveira Amaro
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1 PlayStation 2 Marcelo Schiavon Porto msporto@inf.ufrgs.br

2 Introdução Exemplo de sistema embarcado; Mantém compatibilidade com PS1; Suporta jogos on-line; Revolucionou a industria de jogos em 2001; Possui um processador mais poderoso do que qualquer console de jogos anterior; 2

3 Arquitetura do PS2 Emotion Engine (EE Processador principal); Grafic Synthesizer (GS); Dynamic Sound Processor (SPU2); DVD/CD Room system; 3

4 Arquitetura do PS2 RAM Emotion Engine (EE) Grafic Synthesizer (GS) Saída de vídeo Dispositivos Externos RAM I/O Procesor (IOP) Sound Processor (SPU2) Saída de áudio ROM CD/DVD 4

5 Especificações da EE CPU core de 128 bits; Clock de 300MHz; Largura de banda do barramento de 3,2GB/s; 6,2 GFLOPS; 3D Geometry Performance de 66 milhões de polígonos por segundo; Unidade de processamento de imagens MPEG2; 5

6 Arquitetura da EE Controle e síntese de comportamento Processamento Geométrico FPU COP1 CPU Core VUO COP2 VU1 EFU GIF Processador MIPS III R5900; Barramento principal de Instruções de 64 bits, superscalar de 2 vias; 128 bits Timer Instruções DMAC multimídia IPU DRAMC de 128 bits; SIF Clock de 300MHz; Possui extensões do MIPS IV e de operações multimídia; DRAM IOP 6

7 Arquitetura da CPU Core Duas ULAs inteiras de 64 bits; Unidade de Load/Store de 128 bits; Unidade de Execução de Branch; FPU Co-processor (COP1); Vector Co-processor, VU0 (COP2); Os dois pipelines podem operar em conjunto e executar instruções inteiras de 128 bits; 7

8 Estágios do Pipeline 1. Seleção do PC 2. Fetch de instruções 3. Decodificação das instruções e leitura de registradores; 4. Execução; 5. Acesso a cache 6. Writeback 8

9 VU0 e VU1 FPU COP1 CPU Core VUO COP2 VU1 EFU GIF Usadas para operações matemáticas; Arquiteturalmente idênticas; Timer FMACs DMACrealizam IPU adições DRAMC e multiplicações; SIF FDIV para divisões e cálculo de raiz quadrada; Memória interna para microprogramas; DRAM IOP Barramento principal de 128 bits 9

10 VU0 Arquitetura SIMD/VLIW de 128 bits; Co-processador (COP2) da CPU para macro-intruções (128 bits); 8k de memória de dados e intruções; Utilizada para operações complexas, como cálculos físicos; 10

11 VU1 Pré processador geometrico para o Grafic Synthesizer (GS); Não possui um caminho direto para a CPU core, mas possui para o GIF (Grafic Interface Unit) 16k de cache de dados e de intruções; Mais usada para transformações; 11

12 Controlador DMA (DMAC) FPU COP1 CPU Core VUO COP2 VU1 EFU GIF Barramento principal de 128 bits Timer DMAC IPU DRAMC SIF Controla o acesso de memória dos dispositivos; Essencial para o desempenho da EE; DRAM IOP 12

13 Image Processing Unit (IPU) FPU COP1 CPU VUO VU1 Processador de descompressão de imagem; Core GIF COP2 EFU Decodifica vídeos MPEG2; Barramento Quantização de vetores; principal de Controle de transparências; 128 bits Timer DMAC IPU DRAMC SIF DRAM IOP 13

14 Memórias no PS2 Cache L1 de duas vias, 16k instruções e 8k dados; SPRAM de 16k; VU0 4k instruções e dados; VU1 16k instuções e dados; Memória de vídeo de 4MB (GS); Memória principal de 32MB; 14

15 Grafic Synthesizer (GS) RAM Emotion Engine (EE) Grafic Synthesizer Syntesizer (GS) Saída de vídeo Dispositivos Externos RAM Frequüência I/O de clock de Sound 150MHz; Saída de Procesor Processor áudio Largura de banda de memória 1,2Gb/s; (IOP) (SPU2) Taxa de processamento 2,4GPixel/s; Memória de 8K para frame e texturas; ROM CD/DVD 15

16 Conclusões O PS2 possui uma poderosa arquitetura para processamento gráfico; Arquitetura baseada em pequenas caches e em grande movimentação de dados; Barramento com diversos canais de comunicação direta com a memória garantem performance do processador; 16

17 Referências

18 PlayStation 2 Marcelo Schiavon Porto msporto@inf.ufrgs.br

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