Síntese do datapath. S.D. - controlo e processamento de informação

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1 146 Síntese do datapath S.D. - controlo e processamento de informação unidade de processamento (datapath) processamento e comunicação de dados registos, ALUs, outros operadores dedicados (FUs), barramentos controlo activa os elementos do datapath, define as operações a realizar FSMs, controladores microprogramados Control dominated sistemas onde predominam as estruturas de controlo controlador de microondas, semáforos, microprocessador,... Data flow dominated sistemas onde predomina o datapath, controlo reduzido aplicações de DSP, unidades de cálculo dedicadas 147

2 Sistemas Digitais síncronos Sistema síncrono duas entidades separadas: controlo e datapath todos os registos têm o mesmo sinal de relógio o datapath efectua operações de registo a registo transferências entre registos ocorrem na transição de relógio em cada ciclo de relógio o controlador define: que registos são carregados agulhamento de barramentos e multiplexers operações a realizar pelas unidades funcionais mux R mux R R mux mux mux controlo UFs???? + * / sqrt and or registos 148 Sistemas digitais síncronos Lógica combinacional entre registos entrada saída assíncrona entrada saída síncrona clock frequência de relógio T delay1 T delay2 T delay3 freq. clock < 1 / max(t delay1,t delay2,t delay3 ) controlo do datapath também condiciona o desempenho clock controlo datapath 149

3 Circuitos síncronos com relógio Alguns problemas todos os registos têm o mesmo relógio O sinal de relógio deveria estar em fase em todos os flip-flops é necessário buffers dedicados para distribuir o sinal de relógio clock skew: variação da fase do relógio em diferentes registos atrasos introduzidos pelas interligações, só conhecidos após routing circuitos dedicados para distribuir relógio (p.ex. em FPGAs) carregamento condicional de registos (habilitação ou enable) não usar gated clocks (depende da tecnologia de implementação) flip-flops com controlo clock enable síncrono é necessário garantir tempos de hold e setup dos flip-flops tratamento de entradas assíncronas metaestabilidade sincronização com o relógio circuitos CMOS consomem energia (quase apenas) nas transições 150 Clock skew variação da fase do relógio em diferentes registos R1 R2 R1 R2 atraso 1 R1 a b c R2 x a b 1 R1 a b c R2 x b c atraso 151

4 Clock skew Motivado por assimetria do circuito de relógio características físicas das ligações (comprimento, RC) R1 R2 1 diferente fanout R1 R2 R3 R4 1 lógica combinatória no caminho do relógio R1 R2 ce 1 gated clock! 152 Gated clock Carregamento condicional de um registo solução errada: usar um AND para permitir ou não o clock ce solução correcta clock enable síncrono ce 0 1 R ce. flip-flops primitivos com controlo clock enable R ce ce. R1 a b? R1 é carregado duas vezes! Só funciona se ce ocorrer antes de. 153

5 Gated clock Solução (mais) segura para um gated clock controlo ce1 ce2 g1 g 2 portas NAND com atrasos idênticos atrasos iguais de até cada NAND... e de cada NAND até aos buffers garante clock skew mínimo sinais ce gerados na unidade de controlo unidade de controlo síncrona com ce em FPGA requer routing cuidado g = ce. 154 Gated clock Outra solução: registar os sinais enable controlo en1 en2 ens1 D Q g1 ens2 D Q g2 en ens g 155

6 Circuitos síncronos em FPGAs Como são resolvidos esses problmas? as interligações programáveis introduzem atrasos importantes transportar o sinal de relógio com os fios normais é fatal!!! difícil (não impossível) equilibrar os atrasos de diferentes nets rede de interligações dedicadas para distribuir sinais de relógio fios, buffers, multiplicadores/divisores de relógio Flip-flops com sinal de clock enable e set/reset assíncrono família Spartan3 (consultar documentos ds099-2 e xapp462) 4 DCM ( Digital Clock Manager) 8 entradas e buffers dedicados para sinais de relógio multiplexers dedicados para sinais de relógio no ambiente de projecto da XILINX (ISE) Os sinais de relógio são identificados no processo de síntese O projectista deve definir em que PAD esse sinal deve ficar 156 XC3S - rede de distribuição de relógio 157

7 XC3S localização física 158 XC3S - redes básicas de relógio 159

8 XC3S Digital Clock Manager 160 DLL Delay-Locked Loop 161

9 DLL - Atributos 162 DFS Digital Frequency Synthesizer 163

10 DCM gama de frequências 164 DCM - eliminando clock skew 165

11 Pipelining datapath síncrono (não-pipelined vs. pipelined) não-pipelined: uma operação por ciclo de relógio: f oper/s reg in reg out T delay di0 di1 di2 di3 di4 X do0 do1 do2 do3 do4 pipelined: partir o circuito combinacional e inserir registos di reg in lógica combinatória T delay reg out do reg in reg0 reg1 reg out Tp delay max di0 di1 di2 di3 di4 X d0 d1 d2 d3 d4 X X d0 d1 d2 d3 X X X do0 do1 do2 di lógica combinatória reg in reg0 reg1 reg out do Latência: 3 ciclos Tp delay max 166 Síntese do datapath - pipelining No circuito pipelined Tp delay max menor do que T delay Tp delay max é o maior atraso de uma partição do circuito combinatório define uma frequência de maior do que para o circuito combinatório 3xTp delay max maior do que T delay para além da lógica combinatória há atrasos introduzidos pelos registos um resultado demora 3 períodos de a aparecer na saída é consumido um dado e produzido um resultado em cada aumento de desempenho para sequências de operações iguais mas não compensa para realizar uma única operação. 167

12 Entradas assíncronas E se uma entrada comuta e o também? Flip-flops podem cair em estados meta-estáveis ao fim de um certo tempo, é muito provável que transitem para 0 ou 1 esse tempo é um dado do fabricante e da ordem de grandeza do tempo de propagação (-to-setup) do flip-flop Como sincronizar entradas assíncronas? Solução: usar um shift-register de dois andares (como funciona?) Assynch_in D Q D Q synch_in Circuito síncrono clock 168 Múltiplos domínios de clock Circuito síncrono Circuito síncrono Circuito síncrono clock1 clock2 clock3 Problema como gerar e distribuir os diferentes sinais de clock? como sincronizar as transferências de dados entre os diferentes domínios? Soluções básicas 3 sinais de clock independentes (derivados de uma mesma fonte) um só clock (frequência mais elevada) e sinais de clock enable para cada bloco 169