IMPLEMENTAÇÃO E VALIDAÇÃO DE UM SIMULADOR SPARC V8 USANDO SYSTEMC

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1 IMPLEMENTAÇÃO E VALIDAÇÃO DE UM SIMULADOR SPARC V8 USANDO SYSTEMC José Diego S. da Silva Tássia A. V. de Freitas Rodrigo Soares Ivan Saraiva Silva Departamento de Informática e Matemática Aplicada Universidade Federal do Rio Grande do Norte Campus Universitário - Lagoa Nova Natal RN - Brasil jdiego@lcc.ufrn.br tassia@lcc.ufrn.br rodrigo@consiste.dimap.ufrn.br ivan@dimap.ufrn.br ABSTRACT SystemC is becoming an important methodology of hardware implementation/simulation because of its highlevel implementation and quicker design space exploration possibilities. This paper presents a cycle-accurate implementation of Sun s SPARC architecture, including most of its hardware features, including register windows, 5-stage pipeline, privileged execution and interruption. The simulator is validated with 2 applications, which produces an execution rate raging from 110,000 up to 120,000 instructions per cycle. 1. INTRODUÇÃO A arquitetura SPARC foi definida pela Sun Microsystems no período de 1984 a 1987 e define uma arquitetura RISC de propósito geral que visa o desempenho a baixo custo. Seu propósito é a otimização de compiladores e a facilidade de implementação de pipeline. As implementações do SPARC provêem altas taxas de execução e projetos de baixo time-to-market [2]. A arquitetura SPARC não define um caminho de dados específico, mas sim um conjunto de instruções e características do sistema. Esta flexibilidade permite aos projetistas maior espaço de projeto e execução de um mesmo código em sistemas de portes bem variados. Sua principal característica é a arquitetura de Janela de Registradores, o que permite uma compilação mais direta e de alta performance, assim como a redução de instruções do tipo load/store em comparação com outras arquiteturas RISC, especialmente em aplicações de larga escala. Em linguagens orientadas a objeto, como C++ e Java, a Janela de Registradores provê uma redução ainda maior no número de instruções executadas. Hoje em dia, a exploração de espaço de projeto tornouse mais fácil com o surgimento da linguagem SystemC. Por ser na verdade uma extensão de C++, o uso de SystemC exige pouco aprendizado por parte da maioria dos projetistas, e permite uma implementação em baixonível a partir do refinamento de implementações em altonível. O resultado de sua implementação, uma especificação executável, é capaz de receber entradas e produzir saídas tal qual um programa convencional em C++. Este trabalho apresenta um modelo de arquitetura SPARC V8 Interger Unit e com uma unidade de pontoflutuante. A implementação desta arquitetura foi realizada com a linguagem de descrição de hardware SystemC. Na seção 2, apresenta-se a arquitetura SPARC V8 em detalhes. Na seção 3, exibe-se o conjunto de instruções. Nas seções 4 e 5, os conjuntos de instruções e registradores, respectivamente. Na seção 6, é descrita a implementação realizada, dando ênfase a implementação dos módulos, os modos de operações, o tratamento de interrupções desenvolvido e decisões de projetos que influenciam no comportamento da arquitetura. Este artigo termina com as seções 7, onde é discutido o comportamento do modelo em uma aplicação real, e 8, onde são apresentadas as considerações finais. 2. ARQUITETURA SPARC V8 A arquitetura de um processador pode ser definida por meio de seu conjunto de instruções e pela organização do seu conjunto de Assim, não há uma 1

2 implementação de hardware específica, vários projetos de hardware podem implementar a mesma arquitetura. A arquitetura do SPARC V8 é um exemplo de RISC (Reduced Instruction-Set Computer) de 32 bits. Essa arquitetura é organizada logicamente em três unidades distintas: a IU(integer unit), a FPU(floating-point unit) e o coprocessador (CP), cada uma com os seus registradores, permitindo máxima concorrência na execução de instruções das três unidades. A figura 1 mostra essas três unidades e a D-Cache, cache para dados, a I-Cache, cache para instruções, e ainda uma RAM local. FPU CP RAM local IU COM 5 ESTÁGIOS DE PIPELINE I-Cache D-cache Figura 1: Visão geral da arquitetura SPARC V8 O SPARC utiliza o modelo de execução registradorpara-registrador, ou seja, todos os acessos à memória são feitos via registradores e todas as instruções envolvem As instruções do SPARC V8 são executadas em um pipeline de instruções de cinco estágios busca, decodificação, execução, memória e escrita. A IU controla todas as operações do processador. Ela executa instruções lógicas e aritméticas com números inteiros, instrução de acesso à memória, atualiza o contador de programa (PC) e ainda controla a execução da FPU e do co-processador. Para auxiliar na execução de todas essas tarefas, a IU conta com um total de registradores, dependendo da implementação. A figura 2 mostra a IU. A FPU tem 32 registradores de 32 bits. Valores que necessitam de maior precisão podem ocupar mais de um registrador. Os formatos e dados de ponto flutuante estão de acordo com o padrão ANSI/IEEE Entretanto, o SPARC não requer que todos os aspectos desse padrão sejam implementados em hardware, podendo ser emuladas por software as funcionalidades não presentes no software. Nos casos em que a FPU não esteja presente na implementação ou não esteja habilitada, o bit EF no PSR é zero, o software deve emular uma instrução de interrupção de ponto flutuante fp_disabled. A arquitetura SPARC V8 suporta um único coprocessador. Ele tem o seu próprio conjunto de registradores, geralmente são registradores de 32 bits. Para mover dados dos registradores entre o co-processador e a memória, há instruções de load/store. Se o co-processador não está presente na implementação ou não está habilitado, o bit EC no PSR é zero, a interrupção cp_disabled deve ser gerada. Os registradores da FPU e do co-processador são acessados, unicamente, através das instruções de load e store. Não existe nenhum caminho direto entre a IU e a Figura 2: IU do SPARC 2

3 FPU ou entre a IU e o CP, que permita este acesso. Embora o pipeline de instruções de cinco estágios não seja uma característica obrigatória em um implementação de um processador SPARC V8, a maioria delas apresentao em cinco estágios: Busca (B), Decodificação (D), Execução (E), Memória (M) e Escrita (W). Durante a Busca, instruções são movidas da memória para o processador. No estágio de Decodificação, o processador lê operandos do conjunto de registradores, decodifica instruções e detecta dependências entre instruções. Os operandos entram na ULA(unidade lógica e aritmética) ou na unidade de shift também nesse estágio. Instruções de load e store buscam operandos na memória no estágio de Memória. No estágio de escrita, o processador escreve o resultado da ULA ou o dado da memória no conjunto de Assim que uma instrução entra no pipeline, ela é executada em 5 ciclos. Se o pipepile estiver cheio, uma nova instrução é terminada em cada ciclo do clock. Para efeito de ilustração, observe a figura 3. 3.FORMATO DE INSTRUÇÕES As instruções do processador SPARC V8 são codificadas em três formatos de 32 bits. Os operandos aparecem em posições fixas para permitir acesso rápido a Na figura 4, pode-se ver que o formato 1 é usado somente pela instrução Call. Este formato permite um deslocamento de 30 bits em relação ao PC, gerando um deslocamento arbitrário em apenas uma instrução. O formato 2 é usado para as instruções Sethi e Branches (Bicc, FBfcc e CBccc). Já o formato 3 suporta as outras instruções. O formato 3 com op = 3 dá suporte às instruções de memória e com op = 2, às instruções aritméticas, lógicas, shift e as restantes. Figura 4: formatos de instruções 4.CONJUNTO DE INSTRUÇÕES O conjunto de instruções do SPARC pode ser dividido em seis categorias: instruções de load/store, instruções lógicas, aritméticas e shift, instruções de transferência de controle, instruções de controle de leitura e escrita em registradores, operações de ponto flutuante e operações de coprocessador. A tabela 1 abaixo mostra essas categorias. CATEGORIA Instruções Load/Store Instruções Aritméticas/Lógicas/ Shift Instruções de transferência de controle Instruções de controle de leitura e escrita em registradores Instruções de ponto flutuante Instruções de coprocessador DESCRIÇÃO Únicas instruções a acessarem a memória Com exceção da instrução Sethi, essas instruções computam um resultado que é uma função de dois operandos. Incluem branchs, chamadas a funções (call), saltos e interrupções condicionais Usadas para a leitura e escrita do conteúdo de registradores visíveis ao software Realizam cálculos ponto flutuante Se o CP está presente, essas instruções são definidas por sua implementação. Tabela 1: conjunto de instruções do SPARC 5.CONJUNTO DE REGISTRADORES O processador SPARC tem dois tipos de registradores: registradores de propósito-geral e registradores de controle e status. A IU contém 32 registradores de propósito geral sempre visíveis ao programa. Desses, 8 são globais e os outros 24 são da janela de Uma implementação do processador SPARC pode ter de 2 a 32 dessas janelas, variando de 40 a 520 o número de Uma janela de registradores consiste em três grupos de três registradores, chamados in, out e local. Os registradores in e out são usados para passagem de parâmetros de funções e receber resultados delas. Os registradores local são utilizados para variáveis automáticas. A cada momento, somente uma janela está visível, determinado pelo CWP (current window point) que é parte do PSR (processor status register). O CWP é um valor de 5 bits que pode ser decrementado pela instrução SAVE e incrementado pela instrução RESTORE. Essas instruções são geralmente executas em chamadas a funções e retorno 3

4 Ciclo 1 Ciclo 2 Ciclo 3 Ciclo 4 Ciclo 5 Ciclo 6 Ciclo 7 Ciclo 8 Ciclo 9 LOAD LOAD ADD SUB STORE Figura 3: pipeline de 5 estágios dessas. Assim, o grupo de registradores in contém os parâmetros de entrada, o grupo local, os registradores usados dentro da função e o grupo out, os parâmetros de saída. As janelas de registradores se sobrepõem parcialmente. Dada uma janela de registradores atual, se uma instrução RESTORE for executada, CWP será incrementado e o grupo de registradores in da janela atual será o grupo out da próxima janela. Caso contrário, se a instrução SAVE for executada, CWP será decrementado e o grupo de registradores out da janela atual passa a ser o grupo in dessa próxima janela. Para ilustrar esse procedimento, considere a figura 5. Múltiplas janelas permitem realizar chamadas de funções de maneira rápida além de evitar salvar o estado atual do processador na memória. Isto reduz o trafego offchip. As variáveis de estado são salvas na janela atual, e uma nova janela é aberta para uma nova função. Note que a passagem de parâmetros é feita sem movimentação física de dados. Há também os registradores para controle e status da IU que incluem PSR (Processor State Register), WIN (Window Invalid Mask), TBR (Trap Base Register), PC e npc (Program Counters). O registrador PSR contém vários campos para o controle do processador e para armazenar informações sobre o seu status. Já o WIN é controlado pelo software supervisor e usado pelo hardware para determinar se houve uma interrupção de overflow ou de underflow causada por uma instrução Save, Restore ou Rett. O registrador TBR armazena um endereço para o qual o controle é transferido em caso de ocorrência de interrupção. O PC contém o endereço da instrução que está sendo executada no momento e o npc, o endereço da próximo instrução a ser executada. 6.IMPLEMENTAÇÃO A arquitetura SPARC foi implementada utilizando a linguagem de simulação de hardware SystemC. Esta linguagem foi escolhida por permitir uma especificação executável da arquitetura. Essa especificação executável permite verificar a funcionalidade e o desempenho do modelo antes do início de sua implementação real. O nível de descrição utilizado é cycle-accurate, evitando o overhead de uma implementação RTL, mas ainda assim permitindo a verificação do comportamento da arquitetura ciclo a ciclo. A arquitetura SPARC V8 implementada possui uma unidade inteira, uma unidade de ponto flutuante, cachê de instruções e dados. A unidade inteira possui cinco estágios de pipeline: busca, decodificação, execução, memória e escrita. O estágio de busca obtém da cache de dados a instrução, caso a mesma esteja na cache. Caso contrário é enviado um sinal para o controlador de memória para obter a instrução. Ao final deste estágio a instrução é armazenada em latch 4

5 r[31] a r[24] in r [23] a r[16] local r[15] a r[8] out r[31] a r[24] in r [23] a r[16] local r[0] 0 r[7] a r[1] global r[15] a r[8] out r[31] a r[24] in r [23] a r[16] local r[15] a r[8] out Figura 5: janela de registradores dentro da IU decodifica a instrução No estágio de decodificação a instrução é decodifica e os operandos são lidos. Os operandos podem vir do banco de registradores ou de bypass internos. Este estágio gera os endereços das funções de chamada de funções e desvio (branch). O estágio de execução realiza as operações lógicas e aritméticas, além de gera os endereços para as funções de jumper e retorno de funções. No estágio de memória a cachê de dados é acessada para leituras ou escritas. O estágio de escrita realiza a escrita no banco de Esta modelo possui trinta e dois conjuntos de registradores, totalizando 520 Além de tratamento de interrupções. Uma unidade de ponto-flutuante que executa de maneira concorrente com a IU também está presente. Todos os sinais de controles e endereços de acesso à memória são gerados pela IU. A unidade de busca captura a instrução e seus endereços do barramento. No próximo ciclo de relógio, a IU e a FPU simultaneamente decodificam e armazenam a instrução em latch internos. Se a IU detecta uma operação de ponto-flutuante, a mesma envia um sinal para a FPU inicializar a execução da instrução. A FPU também monitora dependências de operandos ou recursos no estágio de decodificação. Sempre que uma dependência é detectada, a FPU interrompe a IU e o pipeline é congelado até que a dependência seja resolvida. A FPU possui registradores de estados que servem para manter o estado de execução das instruções completadas pela FPU e também indica o atual modo de operação da FPU. 6.1 Unidade de Controle Distribuída A unidade de controle da arquitetura é distribuída pelos estágios. Desta maneira, cada estágio do pipeline coordena a suas atividades e se comunica via sinais com os outros estágios. Os controles embutidos nos estágios de busca e decodificação realizam o gerenciamento e o despacho de instruções para o estágio de execução. Entretanto, a parte principal do controle está na máquina de estados finitos (FSM) localizada no estágio de execução. Esta FSM controla todas as ações necessárias para a execução das instruções, produz os sinais de controle para os outros estágios, determina o modo de operação do processador. 6.2 Modo Usuário e Modo Supervisor A arquitetura SPARC suporta dois modos de operações: o modo supervisor, que é o modo de operação do sistema operacional e tem acesso a todo conjunto de instruções, e o modo usuário que é o modo de funcionamento das aplicações do usuário. Qualquer tentativa de executar um operação de modo supervisor causa uma interrupção. Os modos de operação delimitam não apenas um conjunto de instruções diferenciado, mas também espaços de endereçamentos de memória diferenciados. 6.3 Tratamento de Interrupções O fluxo de execução do SPARC é baseado no modelo seqüencial, mas uma implementação da arquitetura 5

6 SPARC com pipeline de instruções pode modificar o estado do processo em uma ordem diferente da definida pelo modelo seqüencial. Em decorrência disto, a ocorrência de uma interrupção pode deixar o hardware em um estado que não é consistente com nenhum valor especificado pelo contador de programa [1]. Quando uma interrupção ocorre, o estado do processo é salvo pelo hardware ou pelo software. As interrupções podem ser precisas ou imprecisas. Neste trabalho o contexto é salvo pelo hardware. Uma interrupção é dita precisa se obedece às seguintes propriedades: 1) Todas as instruções anteriores à instrução apontada pelo contador de programa foram completamente executadas e modificaram o estado do processo corretamente. 2) Todas as instruções após a instrução apontada pelo contador de programa não foram executadas e não modificaram o estado do processo. 3) Se uma interrupção é causada por uma exceção em uma instrução do programa, o contador de programa salvo aponta para a instrução interrompida. E esta instrução deve ter sido completada ou não iniciada. Se o estado do processo salvo não obedece a alguma das condições acima é dita imprecisa. O tratamento de interrupções imprecisas é dependente da implementação, este trabalho adota o esquema de conhecido como future file. Neste esquema, utilizamos dois bancos de registradores separados: um reflete o estado da arquitetura seqüencial, é referenciado como banco de registradores da arquitetura, e o outro é um banco de registradores que é atualizado sempre que alguma instrução termina e representa o futuro do banco de registradores da arquitetura. Este banco é chamado de banco de registradores de trabalho. As instruções são editadas em qualquer ordem, como proposto pelo modelo de pipeline, e o resultado é gravado no banco de registradores de trabalho. As instruções que executam sem erros têm seus resultados copiados para o banco de registradores da arquitetura, na ordem do modelo seqüencial da arquitetura. Se um erro ocorre em uma instrução, a mesma é reiniciada e o estado consistente é recuperado do banco de registradores da arquitetura. 6.4 Decisões de Projeto A arquitetura SPARC é aberta e não define como o conjunto de instruções é implementando em pipeline. Isto implica em decisões de projeto que são visíveis ao nível de software. O principal efeito da implementação do pipeline é o tempo de sincronismo das instruções. A tabela 2, a seguir, mostra os tempos de sincronismo para esta implementação. A implementação proposta neste trabalho possui as seguintes características: 1) Previsão de salto: para evitar bolhas no pipeline devido à hazards de desvios, uma instrução é buscada a cada ciclo de clock para manter o pipeline cheio. No caso de instruções de desvios, consideramos que o desvio não foi tomado, assim a execução continua seqüencial. Se o desvio for tomado, as instruções que estão no pipeline são descartadas. 2) Mecanismos de bypass: bolhas no pipeline também podem ser causadas devido à ocorrência de um instrução que necessite de dados que estão prontos mas ainda não disponíveis nos Para evitar a ocorrência deste tipo de bolhas a arquitetura conta com um mecanismo de bypass entre os estágios de decodificação, execução e memória. 3) Redução do atraso dos desvios: este método consiste em mover a execução do desvio para o estágio de decodificação. Isto permite que o atraso na execução de desvios tomados seja de apenas um ciclo. Instrução Número de Ciclos Load single, taken ticc, 2 JMPL, RETT Load double, store single, 3 untaken Ticc Store double, LDSTUB, 4 SWAP Todas as outras instruções 1 Tabela 2: tempo de sincronismo das instruções 6.5 Sistemas de Caches Este trabalho apresenta uma arquitetura de cachê Harvard com barramento de endereços e dados separados, conectados a dois controladores de cachê separados. As caches possuem endereçamento virtual e possuem tamanho de paginas fixo de 4K-bytes. Para endereçamento extra, o processador prove um identificador de espaço de endereçamento de 8 bits(asi), produzindo até 256 diferentes espaços de endereçamento de 32-bits. Durante o modo normal de operação o processador trabalhar acessando instruções e dados utilizando um ASI de 0x08 a 0xB como definido no padrão SPARC. Utilizando LDA/STA, os espaços de endereçamentos extras podem ser utilizados. A seguir temos a tabela de ASI do modelo SPARC. ASI Espaço de Endereçamento 0x00-0x07 Dependente da implementação 0x08 Instruções do modo usuário 0x09 Instruções do modo supervisor 0x0A Dados do modo usuário 0x0B Dados do supervisor 0x0C 0xFF Dependente da implementação Tabela 3: Identificadores de espaço de endereçamento 6

7 7. SIMULAÇÃO E RESULTADOS Com o intuito de verificar o desempenho do simulador em SystemC da arquitetura SPARC foram realizados testes em aplicações reais. Foram desenvolvidos dois algoritmos em assembly SPARC para validação e teste da arquitetura proposta. O primeiro é algoritmo simulado foi o algoritmo de ordenação por inserção. Este algoritmo tem em seu pior caso um tempo de execução quadrático no tamanho da entrada. A tabela 4 contém o numero de ciclos e tempo de execução para várias instâncias do algoritmo. Os dados coletados refletem o pior caso do algoritmo de ordenação. Podemos observar que para ordenar uma lista de trezentos elementos, no pior caso, são necessários dois minutos e meio aproximadamente. Tamanho da Entrada Número de Ciclos Tempo de Execução (s) , , , , , ,8 Tabela 4: Resultados do Algoritmo de ordenação por inserção O segundo algoritmo proposto é a multiplicação de matriz quadradas. Foi implementado um algoritmo tradicional de multiplicação de matrizes, o qual tem complexidade em torno de O( n³ ). A tabela 5 resume os resultados obtidos pelo simulador. Na primeira linha temos uma matriz quadrática de ordem 25, são necessários segundos para concluir o algoritmo. Os resultados da ultima linha mostram que para multiplicar uma matriz quadrática de ordem 100 são necessários mais de vinte e oito segundos de simulação. Em ambas as simulações obteve-se uma taxa de execução média de a ciclos/segundo. Esta taxa pode ser considerada alta se comparada a implementações RTL, usando linguagens como Verilog ou VHDL, e levando-se em conta que o modelo implementa diversas características de baixo nível do sistema, inclusive o funcionamento completo de seu pipeline, com um nível de precisão de ciclo. 8.CONCLUSÕES A arquitetura SPARC é um a arquitetura aberta que possibilita várias implementações. A princiapal característica da arquitetura é a presença da janela de Neste artigo foi apresentado uma modelo de arquitetura SPARC V8 implementado em SystemC contendo uma unidade inteira com cinco estágios de pipeline, uma unidade de ponto flutuante. Foram discutidos vários aspectos da arquitetura que são dependentes da implementação e que influenciam o desempenho da arquitetura, e um mecanismo de tratamento de interrupções baseado na técnica denominada de future file. Também foi discutido o custo das trocas de contexto na arquitetura implementada. O modelo em SystemC foi simulado com duas aplicações reais para validação e análise de desempenho. O simulador, apesar de implementar diversos aspectos de mais baixo nível da arquitetura, obteve uma taxa de execução média de a ciclos/segundo. Trabalhos futuros incluem a integração do simulador com o conjunto de ferramentas GNU, e sua integração em uma plataforma MP-SoC para extração de resultados de aplicações paralelas. 9. REFERÊNCIAS [1] Jame E. Smith, C.D. Andrew R. Pleszkun, Implementing Precise Interrupts in Pipelined Processors, IEEE Transactions on Computers, VOL 37, NO 5: pp , May [2] SPARC International, Inc, The SPARC Manual Architecture Manual Version 8, Prentice Hall, Upper Saddle River, NJ, USA [3] T. Bautista, A. núñez, Design of Efficient SPARC cores for embedded systems, Euromicro Conference, vol. 1, pp Tamanho da Matriz Número de Ciclos Tempo de Execução (s) , , ,1 Tabela 5: resultados da multiplicação de matrizes 7