PIPELINE. Introdução ao Pipeline. PIPELINE Ciclo de Instruções. PIPELINE Ciclo de Instruções. PIPELINE - Exemplo. PIPELINE Considerações

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1 Arquitetura de Computadores Introdução ao Pipeline PIPELINE Linha de Montagem A produção é dividida em várias etapas Produtos em etapas distintas podem ser desenvolvidos separadamente Pode ser Aplicado à Execução de Instruções Ciclo de Instruções possui várias Etapas Prof. Dr. Edward David Moreno Arquitetura - Edward Moreno 1 Arquitetura - Edward Moreno 2 PIPELINE Ciclo de Instruções Instrução Busca Instrução Execução Resultado Enquanto o 2º estágio Executa, o 1º aproveita o cliclo de memória não usado e busca a próxima instrução (Instruction Prefetch) Os dois Estágios tem duração semelhante Usa Metade do Tempo de Cliclo (Clock) original PIPELINE Ciclo de Instruções Observações: O Ideal para o projeto do Pipeline é definir o tempo de todos os estágios de forma que sejam praticamente iguais. O Tempo do maior estágio define o tempo do Clock. Arquitetura - Edward Moreno 3 Arquitetura - Edward Moreno 4 PIPELINE - Exemplo Subdivisão em 6 Estágios e 9 Instruções: Sem Pipeline: 54 Ciclos Com Pipeline: 14 Ciclos PIPELINE Considerações Pipelines Profundos podem degradar o desempenho Custo Associado à transferência entre Buffers (Expressivo no tempo total de execução) Complexidade do Circuito que gerencia Pipeline aumenta com o Nº de Estágios (Lógica de controle entre estágios é mais complexa que a lógica dos estágios sendo controlados) Arquitetura - Edward Moreno 5 Arquitetura - Edward Moreno 6 1

2 HAZARD O Melhor desempenho é quando TODOS os estágios estão operando HAZARD impede execução da próxima instrução, gerando uma bolha ou travamento HAZARD - Classificação Classificação: ESTRUTURAL: Conflitos no uso dos Recursos CONTROLE: Desvios, chamadas de sub-rotinas, traps, etc. DADOS: Instrução depende do resultado de outra Arquitetura - Edward Moreno 7 Arquitetura - Edward Moreno 8 HAZARD Estrutural Em cada Estágio instruções usam recursos: Memória, registrador, barramento, decodificador, etc. Dois os mais estágios podem precisar do mesmo recurso, ao mesmo tempo Causas: Recursos Insuficientes Cache de Dados e Instruções Unificadas HAZARD Estrutural Por Processadores Processadores Escalares: Operações de Busca e Armazenamento competindo pelo Barramento Em Processadores SUPERescalares (Capaz de executar mais de uma instrução a cada ciclo de clock): O Hazard Estrutural é muito crítico aqui Maior probabilidade Múltiplas Instruções no mesmo estágio Mais provável nas CISCs (Por que?) Seqüência de alocação complexas e mais longas Arquitetura - Edward Moreno 9 Arquitetura - Edward Moreno 10 HAZARD Problema? COMO EVITAR O HAZARD ESTRUTURAL??? Problema: Compartilhamento de CACHE Solução: Dividir a Cache em Duas Caches. Uma de Dados e a outra de Instrução Replicar Recurso Recurso é Caro Não tem o efeito esperado HAZARD de Controle Alteração no fluxo de Controle implicam na perda de vários cliclos do pipeline CISC possuem mais Hazard de controle Atraso na decodificação retarda a busca da próxima instrução Técnicas de Hardware e Compilação Redução do número de desvios Redução das penalidades Arquitetura - Edward Moreno 11 Arquitetura - Edward Moreno 12 2

3 HAZARD de Controle Múltiplos fluxos de Controle Força bruta!!! Replica a porção inicial do pipeline Problemas: Podem gerar Hazards Estrutural Novos desvios antes Aumento de complexidade dos circuitos Hazard de Controle - Exemplo Quando eu decodifico uma instrução IF, como irei calcular o endereço da Próxima Instrução?????? Algumas Soluções: ( Ou Você escolhe a primeira instrução do IF ou a do ELSE? ) Força Bruta: Faz um Pipeline para cada Instrução. Esta não seria uma boa solução pois poderia encontrar um outro IF interno a este, gerando mais Hazard Faz a decodificação das suas instruções e fica esperando pelo resultado. Esta Solução é meio Termo. Prever o desvio (Mecanismo Dinâmico). Esta solução é Boa quando eu tenho, por exemplo, uma estrutura de um WHILE e um IF dentro do bloco do WHILE. Arquitetura - Edward Moreno 13 Arquitetura - Edward Moreno 14 Hazard de Controle - Soluções BUSCA ANTECIPADA As 2 possíveis instruções são buscadas e armazenadas até que o desvio seja resolvido LOOP BUFFER Reduz Penalidade Buffer usado para Armazenar as n instruções mais recentes buscadas Se o desvio ocorrer o hardware verifica se a instrução já está no Buferr. Instruções são Buscadas na Memória apenas na 1ª Iteração Hazard de Controle - Soluções (Cont) PREDIÇÃO DE DESVIO Mecanismos Estáticos Nunca ocorre Sempre ocorre Decidido pelo opcode Mecanismo Dinâmico Tabela com História da Instrução de Desvio Arquitetura - Edward Moreno 15 Arquitetura - Edward Moreno 16 Hazard de Controle Predição de Desvio Mecanismo Dinâmico Hazard de Controle - Soluções (Cont) Tabela com a História da instrução de desvio 1 bit: - Guarda a última execução; - Em laços, sempre ocorrem 2 erros de predição (na entrada e na saída do laço) 2 bits Não Não Arquitetura - Edward Moreno 17 DESVIO ATRASADO Solução Implementada a nível do Compilador Ótima Solução Modifica Ordem das Instruções para adiar a execução da Instrução de Desvio Ex: (Sendo X não usado na Condição de IF) X= X + 1; If (A > 1) { } else { } COMPILADOR If (A > 1) { X= X + 1; } else { } Arquitetura - Edward Moreno 18 3

4 Hazard de Dados - Soluções PIPELINE faz acesso aos dados em ordem diferente da estabelecida pelo programa ADD r1, r2, r3 ADD r4, r1, r5 2 a instrução solicita o valor do registrador r1 antes que a 1 a atualize o mesmo Melhorando o desempenho Pipeline Dividir a execução da instrução em partes como numa linha de montagem de um carro Embora seja empregado algum paralelismo interno, ainda é uma máquina SISD: Single Instruction, Single Data EXEMPLO X= X + 1; A = B +C; D = A + E; A = B + C X= X +1 D = A + E Arquitetura - Edward Moreno 19 Arquitetura - Edward Moreno 20 Máquinas paralelas SISD: Single Instruction, Single Data Fluxo único de instruções e de dados SIMD: Single Instruction, Multiple data Fluxo Único de instruções e múltiplo de dados (máquina vetorial) MIMD: Multiple Instruction, Multiple Data Fluxo múltiplo de instruções e de dados Unidade busca de instrução máquina Pipeline de cinco estágios P1: P2: P3: P4: P5: Analisador de instrução Unidade de cálculo de endereço Unidade de busca de dados Unidade de execução de instruções Arquitetura - Edward Moreno 21 Arquitetura - Edward Moreno 22 Estado de cada unidade de processamento em função do tempo Pipeline P1: P2: Infelizmente 30% das instruções são desvios: Incondicionais: P3: P4: P5: Tempo Arquitetura - Edward Moreno 23 Condicionais: Loop: Arquitetura - Edward Moreno 24 4

5 Pipeline Infelizmente 30% das instruções são desvios: Incondicionais: Para de buscar instruções consecutivas e vai para algum lugar pré determinado Condicionais: Testa alguma condição e desvia se a condição for satisfeita Loop: decrementa um contador de interação e então desviam ao inicio do loop. Pipeline de Cinco Estágios A instrução marcada como B é um desvio condicional Ciclo Busca de instrução 1 2 B Decodificação de instrução 1 2 B Calcular o endereço 1 2 B Busca de dados 1 2 B Execução1 1 2 B 4 5 Arquitetura - Edward Moreno 25 Arquitetura - Edward Moreno 26 Penalidades A máquina não sabe se a próxima instrução será a que segue o desvio ou se esta no endereço para o qual deve ser desviado o controle chamado de destino do desvio; Desvio (B) causou uma penalidade de 4 ciclos Como uma em cada 3 instruções (30%) são desvios, logo temos perda de desempenho. Pipeline Solução: Continuar enchendo o pipeline Se o desvio não for realizado não perdemos nada senão teremos que apagar as instruções atualmente no pipeline (squashing) e começar de novo Arquitetura - Edward Moreno 27 Arquitetura - Edward Moreno 28 Squashing Em algumas máquinas um registrador pode ser modificado (por exemplo em um calculo de endereço) Se a instrução a ser apagada modificou um ou mais registradores, estes devem ser restaurados, o que significa que devem haver um mecanismo adequado para guardar os valores originais Perda de desempenho P j = probalidade de que uma instrução seja um desvio P t = probalidade de que o desvio seja realizado b = penalidade do desvio Arquitetura - Edward Moreno 29 Arquitetura - Edward Moreno 30 5

6 t Perda de Desempenho Tempo médio de instrução: = 1 P )(1) + P [ P (1 + b) + (1 P )(1)] ( j j t t O que resulta em: Perda de desempenho Eficiência 1 ef = 1 + P Pb Exercício j t Calcule a perda de desempenho para: b = 4, P j = 0,3 e P t = 0,65 (valores típicos t =1+ P Pb j t medidos) Arquitetura - Edward Moreno 31 Arquitetura - Edward Moreno 32 Melhorando o Desempenho Predizer de que maneira cada desvio seria realizado. Dois tipos de previsão são possíveis: estático (tempo de compilação) dinâmico (temo de execução) Previsão Estática Tempo de Compilação: Loop: Normalmente desvia para o inicio Durante o teste de uma condição improvável como uma chamada ao sistema retornando um código de erro, a não realização do desvio é o que tem mais chance Arquitetura - Edward Moreno 33 Arquitetura - Edward Moreno 34 Previsão Dinâmica Tempo de Execução microprogama monta uma tabela de endereços contendo desvios e mantêm informações sobre o comportamento de cada um; Conseqüência: Resultados de 90% não são difíceis de se conseguir mas a máquina fica mais lenta. Como será o desvio? Desvios se igual (feitos por um comparador) são mais fáceis de se fazer do que desvios se menor, pois estes últimos requerem um ciclo completo de dados. Microprograma realiza uma rápida verificação em um estagio inicial do pipeline para ver se ele pode resolver o desvio imediatamente. Se puder ele sabe onde continuar buscando. Arquitetura - Edward Moreno 35 Arquitetura - Edward Moreno 36 6

7 Compiladores Pipeline - Compiladores Exemplo: loop para i = 1 a 10 Solução lenta: i < 11? Solução mais rápida i = 10? Para tratar desvios que não poder sem resolvidos antecipadamente o compilador pode arrumar outra coisa útil para o computador fazer enquanto estiver esperando que o desvio seja executado. Arquitetura - Edward Moreno 37 Arquitetura - Edward Moreno 38 Compiladores Exemplo Pipelines - Desvios a := b + c; if b < c then comando; Válido em Pascal mas não possibilita o pipeline if b < c a := b + c; then comando; Não é válido em Pascal, mas mostra a ordem dos eventos *OBS: Necessário que os escritores de compiladores e microprogramadores trabalhem juntos durante o projeto Se tudo mais falhar ainda a possibilidade de seguir dois caminhos em paralelo; Isto requer dois pipelines de hardware e não elimina o problema de squashing; Ainda há a possibilidade de ocorrer desvios em um dos caminhos; Ter uma máquina com muitos pipelines não é a melhor solução; Arquitetura - Edward Moreno 39 Arquitetura - Edward Moreno 40 Referências Para Saber Mais: TANENBAUM, ANDREW S. Organização Estruturada de Computadores Prentice/Hall do Brasil Rio de Janeiro, Cap 5 Hennessy, John L., Patterson, David A. Organização e Projeto de Computadores A Interface Hardware/Software, Morgan Kaufmann Publishers, Inc, Rio de Janeiro 2000 Arquitetura - Edward Moreno 41 7

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