Arquiteturas RISC e CISC de estado da arte

Transcrição

1 PPGC-UFRGS Arquiteturas RISC e CISC de estado da arte Doutorando: Adão Antônio de Souza Júnior Orientador: Luigi Carro Exame de Qualificação em Abrangência Arquitetura de Computadores

2 Organização da apresentação I. Arquitetura de processadores II. Características de processadores modernos III. Famílias de processadores RISC IV. Processadores CISC atuais V. Desenvolvimentos recentes VI. Perspectivas para o Futuro

3 Arquitetura de processadores Definições e situação histórica

4 O que define uma arquitetura? Duas componentes: (segundo Patterson e Hennessy): Arquitetura de instruções Define as características que são visíveis pelo programador Nível semântico depende do ambiente de desenvolvimento O conjunto de instruções é influenciado pelas aplicações típicas do processador Define a compatibilidade entre processadores Organização Distribuição física das unidades que implementam as operações Diretamente ligada as questões de consumo e desempenho Fortemente influenciada pelo interfaceamento do dispositivo

5 Restrições de Projeto Restrições físicas e de custo Processadores devem utilizar os periféricos disponíveis Tecnologias devem ser viáveis economicamente Ambiente de programação e legado A arquitetura de instruções deve considerar o ambiente de programação Procura-se manter compatibilidade passada Aplicações alvo e programação Não existe um programa típico Programas mudam com as novas aplicações

6 Desempenho Como se mede o desempenho de um processador? Aplicações iniciais de cunho científico Uso de parâmetros como MIPS e MFLOPS não são bons parâmetros! benchmarks (aplicações reais) Inovações são adotadas em arquiteturas de alto desempenho e depois descem na escala de preços

7 CISC Programação feita em baixo nível: Grande número de instruções Alto custo de memória interna Poucos registradores de uso geral Restrições no acesso a memória Instruções de múltiplos acessos Maciço uso de microprogramação

8 RISC Instruções de poucos bytes Diminui ciclos de execução Poucos formatos de instrução Simplifica lógica de decodificação Menor número de instruções A maior parte do código gerado Muitos registradores de uso geral Minimiza acessos a memória Facilita pipeline Facilita compilação

9 RISC / CISC As vantagens da abordagem RISC Maior facilidade de implementação de pipeline Bem adaptado para a programação através de HLL Desvantagens Maior exigência de banda no acesso a memória Maiores gastos de memória Abordagem dominante no nível de microarquitetura Processadores CISC: compatibilidade de instruções. Considerações de análise de código gerado

10 Tendências de longo prazo Aumento da complexidade e do custo do software Reuso de software Importância da compatibilidade Programas maiores Maiores necessidades de memória. Aumento da capacidade e diminuição do custo de hardware Vantagens na exploração de paralelismo Implementação de instruções dedicadas em hardware Ampliação da base de aplicações dos processadores Novos parâmetros de avaliação: consumo, baixo custo Computação embarcada

11 Características de processadores modernos Restrições e soluções adotadas

12 Arquiteturas Modernas Aumento do número de instruções por ciclo superpipelining superescalaridade Dependência de dados e paralelismo execução fora de ordem Salto e predição predição de saltos execução especulativa Latência de memórias e hierarquia

13 Paralelismo de instruções Uso de pipeline profundo Aumenta o número de instruções por ciclo Maiores penalidades por em saltos Diminuir stalls Execução especulativa Pré-fetch Superescalar Execução simultânea em varias EU s Limite da dependência de dados Execução fora de ordem

14 Salto e predição O paralelismo é limitado aos blocos basicos Saltos são muito comuns numero de instruções por ciclo alto ( 4) uma em cada oito instruções é salto (SGI) Predição de saltos permite escalonar além dos blocos básicos predição estática realizada na compilação predição dinâmica estatística de operação

15 Performance Latência de memória DRAM Lei de Moore CPU µproc 60%/ano. (2X/1.5ano) GAP de desempenho (cresce 50% /ano) 10 1 DRAM DRAM 9%/ano. (2X/10 anos)

16 Hierarquia de memórias Memórias sempre são necessárias em grandes volumes Memórias grandes são lentas Hierarquia permite manter mais próximas as partes de código e dados mais necessárias localidade no tempo e no espaço registros cache L1 cache L2 DRAM virtual

17 Operações reduzidas? aplicações de CAD e gráficas unidades de ponto flutuante aplicações de multimídia instruções de operação sobre multiplos data-paths (SIMD) aplicações de rede benchmarks mudam com aplicações e influenciam arquiteturas

18 Famílias de processadores RISC Principais arquiteturas e novos rumos

19 RISC: Famílias atuais IBM ASC (1968) Linhagem das arquiteturas RISC IBM 801 (1975) Berkeley RISC-1 (1981) Stanford MIPS (1982) America (1985) SPARC v8 (1987) MIPS I (1986) MIPS II (1989) Digital PRISMI (1988) PA-RISC (1986) PA-RISC 1.1 (1990) Power-2 (1990) MIPS III (1992) Alpha (1992) Power-2 (1993) PowerPC (1993) SPARC v9 (1994) MIPS IV (1994) MIPS 16 (1996) MIPS V (1996) Alpha v.3 (1996) PA-RISC 2.0 (1996)

20 HP-PA 4-way superescalar 2 instruções pares e 2 ímpares 2 instruções aposentadas por ciclo Intruction reorder buffer de 56 posições 28 ALU + 28 MEM dependencias de carry se propagam (2 ciclo) Dependências de endereço Address reorder buffer Caches externas de dados e de instruções

21 PA8000

22 MIPS R10000 Caches primária e secundária (bus dedicado) 2-way entrelaçada, 2-way grupo associativa barramento dedicado externo cache de instruções 4 bits identifica Três filas de execução (inteira, FP e load/store) 2 ULAs inteiras (1 shifts, 1 multiplica e divide) 5 unidades de execução Predição de salto avançada branch history RAM identifica o salto 4 branch stacks

23 R10000

24 UltraSPARC II Cache hierárquica instruction pre-fetching cache não bloqueante write-through cache 6 pipelines de 9 estágios 2 inteiros 2 ponto flutuante 1 load/store e 1 branch não permite execução fora de ordem instruções SIMD para multimídia predição de salto inicializado por compilador calculado sobre estatísticas na i-cache

25 Alpha Até 6 instruções por ciclo Execução fora de ordem scoreboard fetch e atualização de memória em ordem execução fora de ordem Método avançado de predição de desvios baseado em identificação de padrões uso de predição global e local Operação multiprocessador sem lógica de cola

26 PowerPC 603/604/Gekko Cache hierarquica primária de instruções e dados 2-way set associative 4 unidades de execução (603) 1 inteira, 1 FP, 1 branch, 1 load/store 6 EUs no 604 (três unidades inteiras) 4 pipelines branch (dois ciclos) ponto fixo (quatro ciclos) Load/store (cinco ciclos) Ponto flutuante (seis ciclos) Mais recentemente IBM Gekko Dedicado a jogos e multimídia 2 estações de reserva Instruções SIMD embarcada

27 Processadores CISC atuais Verdadeiramente CISC?

28 CISC: Arquiteturas de Legado Diversas famílias (VAX, 68000, x86) A partir de fins de oitenta usam microarquitetura RISC 1 instrução várias microinstruções Família x86 Embalada pela base de software para microcomputadores Crescimento de importância com a capacidade dos micros. IA-32 Pentium III Netburst P4 Athlon Famílias de 64 bits divergem IA-64 / AMD evolução da arquitetura atual EPIC / Itanium novo paradigma (VLIW)

29 Família x86 Família x86 e compatíveis Embedded Crusoe (VLIW) MediaGX Cyrix Cyrix 80386/i486 C586/C686 MI MII Via PC on chip Intel 8088 e 8086 Intel Intel 80386/i486 Pentiun Pentiun Pro/II/III P4-Netburst (IA-32) Itanium EPIC AMD AMD 80386/i486 K5 K6 K6-II K6-III Athlon Barton (IA-32) SledgeHammer ClawHammer x86-64

30 Pentium II

31 P4 - Netburst

32 Desenvolvimentos recentes Multiprocesso, low-power, embarcado, etc...

33 Itanium Uso de execução especulativa EPIC: Três instruções por ciclo paralelismo explícito maior influência do compilador sobre a arquitetura facilita software pipelining Execução especulativa Múltiplas condições Duplicação de UE s Compatibilidade IA-32 duplicação de parte de controle compartilhamento de caches e UE's

34 R18000 Caches primária e secundária internas 4-way superescalar 2 unidades FP com MAC de um ciclo Caches L1: instrução e dados 32k, 2-way setassociative L2: conjunta, 1M, 4-way set associative L3: externa, opcional.

35 MIPS R18000

36 Crusoe Compatibilidade x86 Microarquiteturas VLIW Tradução binária de instruções no chip Implementação de operações em microcódigo Gerenciamento avançado de energia

37 Arquiteturas embarcadas Baixa potência operação a alta freqüência consumo uso de cache (até 60% do consumo) Portabilidade Limitações de memória Tempo real Cache e execução fora de ordem Ambiente de desenvolvimento Muita coisa ainda em Assembly

38 Computação embarcada Sistemas a partir de arquiteturas atuais Reutilização de núcleos Sintese de ASIPs Sistemas baseados em arquiteturas DSP Processadores dedicados processadores de rede processadores de multimídia processadores de pilha (JAVA)

39 Perspectivas para o futuro Novos problemas e novas soluções

40 Novas direções Maior paralelismo de instruções software pipelining paralelismo de instrução explícito (VLIW/EPIC) Multithread Limites do ILP Tradução binária ASIPs Arquiteturas de baixa potência Reconfiguração de hardware

41 Análise Processadores de alto desempenho: Poucas arquiteturas Alto custo de desenvolvimento Instruções especializadas Extremamente complexas Processadores dedicados Arquiteturas mais simples Compatibilidade ISA

42 Considerações Finas HotChips 6 trabalhos em novas arquiteturas (metade dedicados) 3 chips multiprocessadores 9 tecnologia de redes e aplicaçoes embarcadas International Symposium on Microarchitecture 32% - processadores dedicados 24% - multiprocessamento IEEE Micro, IEEE Computer Especialização X desempenho genérico Arquiteturas de alto desempenho Multiprocessamento Multithreading Arquiteturas embarcadas Ênfase na geração automática

43 Bibliografia Perspectivas Futuras Early 21Th Century Processor Designs, IEEE Compute, Abril Microprocessors of 21Th Century-part I, IEEE Micro, Jul/Ago Microprocessors of 21Th Century-part 3, IEEE Micro, Nov/Dez Binary Translation, IEEE Computer, Março The Digital Signal Processing Derby, IEEE Spectrum, Junho 2001 ACM/IEEE International Symposium on Microarchitectures, anais. Online papers, Hotchips ILP versus TLP on SMT, Nicolas Mitchell, Larry Carter, Jeanne Ferrante, Dean Tullsen, Univ. california San Diego. Superconputing`99, proceedings. Arquiteturas de processadores atuais The Intel Microprocessors: Architecture Programmming and Interfacing Barry B. Brey PowerPC: Concepts, Architectures and Design Dipto Chakravarty, Casey Cannon UltraSPARCIIi Expanding the Boundaries of a system on Chip, IEEE Micro, Mar/Abr Arquiteturas de Computadores Pessoais Raul Fernando Weber Microprocessors of 21Th Century: The Intel IA-64 Architecture, IEEE Micro, Sept/Out Superescalar Instruction Execution in the Alpha Microprocessor, IEEE micro, Abril The Alpha Microprocessor, IEEE Micro, Mar/Abr The HP-PA 8000 RISC CPU, IEEE Micro, Mar/Abr 1997.

44 Bibliografia (cont.) Arquiteturas de processadores atuais Media Processing: A new design target, IEEE Micro, Agosto picojava-i: The JAVA Virtual Machine in Hardware, IEEE Micro, Mar/Abr UltraSPARC-IIi versus Implementations of Other Architectures, online white paper, SUN Corporation. MIPS R10000: Technical briefing, SGI Corp., documento online em Fundamentos de Arquitetura de processadores Computer Architecture and Design: The Hardware/Software interface David Patterson, John Hennessy Computer Architecture: A Quantitative Approach John Hennessy, David Patterson DSP Processor Fundamentals Phil Lapsley, Jeff Bier, Amit Shoham, Edward Lee Superscalar Microprocessor Design Mike Johnson