TE Arquitetura e Organização de Computadores
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- Maria de Belem Garrau Melgaço
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1 TE Arquitetura e Organização de Computadores Nível de Lógica Digital Parte 3 Ronaldo de Freitas Zampolo LaPS/ENGCOMP/ITEC/UFPA TE Arquitetura e Organização de Computadores Lógica digital parte 3 p. 1
2 Pentium II Descendente do 8080 (PC/IBM) Pentium II: 7,5 milhões de transistores 8088: transistores Software: 32 bits, mesma arquitetura do 80386, 80486, Pentium e Pentium Pro Hardware: Endereços: 36 bits (64 GB) Dados: 64 bits Microarquitetura: Pentium Pro com MMX incorporado PCI: acesso aos dispositivos de E/S TE Arquitetura e Organização de Computadores Lógica digital parte 3 p. 2
3 Pentium II Barramento de memória: Acesso DRAM Memória orientada a palavras de 8 bytes: 3 bits menos significativos so sempre "0" Pipeline Sistemas Pentium: 1 ou 2 processadores, compartilhando memória TE Arquitetura e Organização de Computadores Lógica digital parte 3 p. 3
4 Pentium II - Pinagem lógica Bus arbitration Request Error BPRI# LOCK# Misc# A# ADS# REQ# Parity# Misc# RESET# Interrupts VID Compatibility Snoop Misc# 3 Pentium II CPU 11 Diagnostics Response Data RS# TRDY# Parity# D# DRDY# DBSY# Parity# Initialization Power management Miscellaneous Φ Power TE Arquitetura e Organização de Computadores Lógica digital parte 3 p. 4
5 Pentium II - Pipeline no barramento de memória Bus cycle T 1 T 2 T 3 T 4 T 5 T 6 T 7 T 8 T 9 T 10 T 11 T 12 Φ Trans- action Req Error Snoop Resp Data Req Error Snoop Resp Data Req Error Snoop Resp Data Req Error Snoop Resp Data Req Error Snoop Resp Data Req Error Snoop Resp Data Req Error Snoop Resp Data TE Arquitetura e Organização de Computadores Lógica digital parte 3 p. 5
6 Ultra SPARC II Endereço: 64 bits Dados: 128 bits Utilização em servidores e estações de trabalho Máquina RISC tradicional Instruções específicas: Aplicações em multimídia Suporte para aplicações gráficas Decodificação MPEG em tempo real Sistemas multiprocessados de 4 nós de memória compartilhada ou sistemas maiores com um mínimo de circuitos externos TE Arquitetura e Organização de Computadores Lógica digital parte 3 p. 6
7 UltraSPARC II - Principais características Level 2 cache tags Level 2 cache data 18 Tag address Bus arbitration 5 Tag valid Memory address Tag data Tag parity Data address Data address valid UltraSPARC II CPU Level 1 caches Address parity Address valid Wait Reply 128 Data 16 Parity 5 Control 4 UPA interface to main memory UDB II memory buffer Memory data Memory ECC TE Arquitetura e Organização de Computadores Lógica digital parte 3 p. 7
8 picojava II Sistemas embarcados: Aparelhos de TV Calculadoras Celulares Geladeiras Máquinas fotográficas Aparelhos para surdez Primeiros projetos: assembly Sistemas mais complexos: linguagens de alto nvel (JAVA) TE Arquitetura e Organização de Computadores Lógica digital parte 3 p. 8
9 picojava II Desvantagem do interpretador (software): lentidão Solução: Processador cujo conjunto nativo de instruções seja a JVM Duas interfaces: Memória: 64 bits PCI: 32 bits Cerca de 2 milhões de transistores TE Arquitetura e Organização de Computadores Lógica digital parte 3 p. 9
10 picojava II - Sistema microjava 701 Programmable I/O lines 16 MicroJava 701 CPU Level 1 caches I D Flash PROM Main memory PCI bus Memory bus TE Arquitetura e Organização de Computadores Lógica digital parte 3 p. 10
11 Interface Chips de E/S Comunicação do computador com o mundo exterior UART (Universal Assynchronous Receiver Transmitter) Leitura de 1 byte do barramento de dados Disponibiliza 1 bits por vez para terminal (linha serial) Recebimento de dados do terminal Diversas velocidades Caracteres de 5 a 8 bits Paridade par, ímpar e sem paridade 1, 1,5 ou 2 bits de parada TE Arquitetura e Organização de Computadores Lógica digital parte 3 p. 11
12 Interface Chips de E/S USART (Universal Synchronous Assynchronous Receiver Transmitter) Transmissões síncronas com diversos protocolos Realiza todas as funções das UARTs Controladores CRT Controladores de disco TE Arquitetura e Organização de Computadores Lógica digital parte 3 p. 12
13 Interface Chips de E/S PIO (Parallel Input/Output) CS A0-A1 WR RD RESET D0-D A Parallel I/O chip Port A Port B Port C 24 linhas de E/S que podem se ligar a qualquer dispositivo com interface TTL (teclados, chaves, luzes, impressoras) Escrever / ler estado em qualquer das linhas TE Arquitetura e Organização de Computadores Lógica digital parte 3 p. 13
14 Interface Decodificação de endereço Sistema exemplo Processador EPROM (2K 8 bytes): programa RAM (2K 8 bytes): dados chip PIO (mapeado em memória) EPROM at address 0 RAM at address 8000H PIO at FFFCH 0 4K 8K 12K 16K 20K 24K 28K 32K 36K 40K 44K 48K 52K 56K 60K 64K TE Arquitetura e Organização de Computadores Lógica digital parte 3 p. 14
15 Interface Decodificação de endereço Address bus A0 A15 CS CS CS 2K 3 8 EPROM 2K 3 8 RAM (a) PI0 A0 Address bus A15 CS CS CS 2K 3 8 EPROM 2K 3 8 RAM (b) PI0 TE Arquitetura e Organização de Computadores Lógica digital parte 3 p. 15
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