PCS3515 Sistemas Digitais. Blocos Básicos

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Ruy Branco
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1 PCS355 Sistemas Digitais Blocos Básicos - Tri-State e Multiplexadores - Seções 6.6 e 6.7 livro texto Com apoio do material dos demais professores 208/ Tri State

2 Compartilhamento de uma via Timing para o compartilhamento 2

3 74x54 Usando com o microprocessador 3

4 74x245 Bus bidirecional e transceptor 4

5 Multiplexadores Conceito Multiplexação Conceito Correspondente mecânico de um Multiplexador: Chave seletora 5

6 Multiplexadores Multiplexador ou Multiplexer ou Mux É um Bloco Lógico Funcional (ou Bloco Combinatório Lógico) que possui 2 n entradas de dados e uma saída Só uma das 2 n entradas é conectada à saída N entradas adicionais de seleção indicam qual entrada de dados vai para a saída Multiplexadores Entradas e saídas 2 n entradas de dados I 0 I I 2 n -. Mux 2 n x Z saída de dados S 0.. S n- n entradas de seleção 6

7 2. Multiplexadores Qual entrada de dados vai para a saída? As entradas de seleção formam uma palavra binária de n bits A palavra pode assumir os valores de 0 a 2 n - As 2 n entradas de dados são numeradas de 0 a 2 n - A saída recebe a entrada de dados cujo índice corresponde ao valor da palavra binária das entradas de seleção Exemplo Entradas de seleção = 0 (3 0 ); Z recebe I 3 Multiplexadores Notação n Símbolo funcional (convenção): Entradas de dados à esquerda Saídas à direita Índice menor indica bit menos significativo na palavra binária I 0 n Denominação Mux 8 por Multiplexador 8 x 2 2 = 4 entradas de dados I I 2 I 3 Mux 4 x Z saída de dados S 0 S 2 entradas de seleção 7

8 Equivalente Funcional múltiplo 5 Multiplexadores Tabela da Verdade Ex: Mux 4 por Entradas de Seleção Saída S S 0 Z 0 0 I 0 0 I 0 I 2 S 0 S Mapa 0 0 I 0 I 2 I I 3 I 3 Z = S.S 0.I 0 + S.S 0.I + S.S 0.I 2 + S.S 0.I 3 8

9 Multiplexadores Circuito interno I 0 S S 0 I I 2 Z I 3 Z = S.S 0.I 0 + S.S 0.I + S.S 0.I 2 + S.S 0.I 3 Cada mintermo é multiplicado pela entrada de dados correspondente Multiplexadores Entradas adicionais Enable Permite habilitar/desabilitar o bloco todo SE Enable ativo Funcionamento normal SE Enable inativo Saída inativa independentemente do código nas entradas de seleção e das entradas de dados Atua em todos os produtos (portas E) 9

10 Multiplexadores Tabela da Verdade Ex: Mux 4 por com Enable (EN) Entradas Saída EN S S 0 Z 0 0 I 0 0 I 0 I 2 I 3 0 X X 0 Z = EN.S.S 0.I 0 + EN.S.S 0.I + EN.S.S 0.I 2 + EN.S.S 0.I 3 Multiplexadores Circuito interno com Enable S S 0 I 0 I I 0 I I 2 I 3 EN Mux 4 x Z I 2 Z S 0 S I 3 ENABLE Z = EN.S.S 0.I 0 + EN.S.S 0.I + EN.S.S 0.I 2 + EN.S.S 0.I 3 0

11 Multiplexadores Saídas invertidas Multiplexadores podem ter a saída invertida ou complementada Diz-se saída active-low Ativa em ZERO; Implicações: Na tabela da verdade Inversão na saída (Z = I i ); No circuito Uso de NOR; Nomenclatura Z ou Z Multiplexadores Entradas active low Entrada ENABLE também pode ser active-low SE Enable =0, circuito habilitado SE Enable =, saídas todas desabilitadas Implicações na tabela verdade: inversão na entrada no circuito: uso de inversor Nomenclatura: EN ou EN

12 Mux Entradas e saídas active low I 0 EN S S 0 I 0 I I 2 I 3 Mux 4 x Z I S 0 S I 2 Z Entradas Saída EN S S 0 Z I 0 I I 0 0 I 2 ENABLE 0 I 3 X X 2. Multiplexadores Símbolo alternativo 2

13 Mux 8: (74x5) 25 74x

14 Mux 32: 27 Multiplexadores Uso Síntese de funções Qualquer função de chaveamento de n variáveis pode ser implementada com um único MUX 2 n : Exemplo: Função de 2 variáveis e Mux 4x I 0 I 0 Mux I Z 2 0 I 0 I 2 I 3 4 x I I 3 S 0 S Mapa do Mux 4x S 0 S Z = S.S 0.I 0 + S.S 0.I + S.S 0.I 2 + S.S 0.I 3 4

15 Multiplexadores Síntese de funções S 0 S Mapa do Mux 4x 0 a b Mapa da Função F(b,a) 0 0 I 0 I 2 I I 3 0 Da comparação dos dois mapas obtém-se: I 0 = 0, I =, I 2 =, I 3 = 0 F(b,a) = Σ(,2) Multiplexadores Síntese de funções I 0 I I 2 I 3 Mux 4 x Z F(b,a) = Σ(,2) 0 S 0 S a b 5

16 Multiplexadores Síntese de funções Síntese de funções com Mux de menor ordem Implementar função de chaveamento de n variáveis com um único MUX 2 n- : Exemplo: Função de 4 variáveis Mux 8x (3 variáveis de seleção) Multiplexadores Síntese de funções Solução com Mux de 6x BA BA DC DC I 0 I I 3 I 2 I 4 I 5 I 7 I 6 I2 I3 I5 I 4 I 8 I 9 I I MAPA DE MUX 6: F= Σ(0,,5,6,7,0,) "" "0" ENABLE = "" D C B A MUX 6: E f 6

17 Multiplexadores Síntese de funções Solução com Mux de 8x (solução ) D C B A "" "0" "" "0" "" "0" "0" MUX 8: f BA 00 0 DC pois f = D C B' + D CB A + D CB + DC B Multiplexadores Síntese de funções Solução com Mux de 8x (solução 2) B' B "" "0" D C + - MUX 8: A f BA 00 0 DC pois f = D C B A' + D C B A + D CBA' + D CA + DC BA' + DC BA 7

18 Multiplexadores Síntese de funções Solução com Mux de 4x D B BA DC C' A C "0" C' MUX 4: f 0 0 Normalmente não recomendado! Exercícios. Sintetize a função de chaveamento abaixo utilizando um decodificador 4x6. F(d,c,b,a) = Σ(0,,3,8,0) 2. Sintetize a função de chaveamento dada pela tabela verdade ao lado utilizando um decodificador 3x8. c b a F

19 Exercícios 3. Sintetize a função de chaveamento do exercício 4.. utilizando um decodificador 4x6 com saídas active low. 4. Sintetize a função de chaveamento do exercício 4.2. utilizando um decodificador 3x8 com saídas active low. Exercícios 7. Sintetize a função F(d,c,b,a) abaixo utilizando: a. Um Mux de 6x b. Um Mux de 8x c. Um Mux de 4x F(d,c,b,a) = Σ(0,,3,8,0) 9

20 Multiplexação do canal 2/6 39 Dec como demultiplexer 20

21 Mux 4 x [/3] library IEEE; use IEEE.std_logic_64.all; entity mux4xen is port(i0, I, I2, I3: in std_logic; S0, S: in std_logic; enable: in std_logic; Z: out std_logic); end mux4xen; Mux 4 x [2/3] architecture simplemux of mux4xen is signal inter0, inter, inter2, inter3 : std_logic; begin inter0 <= I0 and not S0 and not S and enable; inter <= I and S0 and not S and enable; inter2 <= I2 and not S0 and S and enable; inter3 <= I3 and S0 and S and enable; Z <= inter0 or inter or inter2 or inter3; end simplemux; 2

22 Mux 4 x [3a/3] architecture componentmux of mux4xen is signal inter0, inter, inter2, inter3: std_logic; signal NOTS0, NOTS: std_logic; component \NOT\ port(\in\: in std_logic; \OUT\: out std_logic); end component; component and4 port(in, IN2, IN3, IN4: in std_logic; \OUT\: out std_logic); end component; component or4 port(in, IN2, IN3, IN4: in std_logic; \OUT\: out std_logic); end component; Mux 4 x [3b/3] begin inv_0: \NOT\ port map(s0, NOTS0); inv_: \NOT\ port map(s, NOTS); and_0: and4 port map(i0, NOTS0, NOTS, enable, inter0); and_: and4 port map(i, S0, NOTS, enable, inter); and_2: and4 port map(i2, NOTS0, S, enable, inter2); and_3: and4 port map(i3, S0, S, enable, inter3); orfinal: or4 port map(inter0, inter, inter2, inter3, Z); end componentmux; 22

23 Mux com 4 entradas de 8 bits cada para uma saída de 8 bits! 23

24 Só usa 4 das possíveis 8 entradas Lição de Casa Leitura Obrigatória: Capítulo 6 do Livro Texto, ênfase em 6.4, 6.5, 6.7, 6.8. Exercícios obrigatórios: Capítulo 6 do Livro Texto. 24

25 Livro Texto Wakerly, J.F.; Digital Design Principles & Practices; Fourth Edition, ISBN: , Pearson & Prentice-Hall, Upper Saddle, River, New Jersey, 07458, Bibliografia Adicional Fregni, Edson; Saraiva, Antônio. Engenharia do Projeto Lógico Digital. Editora Edgard Blücher Ltda. São Paulo, SP, Brasil,.995; Ranzini, Edith; Fregni, Edson. Teoria da Comutação: Introdução aos Circuitos Digitais (Partes e 2). Notas de Aula de PCS24, PCS/EPUSP, Agosto de

26 Bibliografia Adicional Tocci, Ronald; Widmer, Neal S. Sistemas Digitais Princípios e Aplicações. 8 a Edição, Pearson/Prentice-Hall, São Paulo,

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