IMPACTOS DO USO DE DIFERENTES ARQUITETURAS DE SOMADORES EM FPGAS ALTERA

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1 IMPACTOS DO USO DE DIFERENTES ARQUITETURAS DE SOMADORES EM FPGAS ALTERA Marcelo S. Porto, André M. C. Silva, Roger E. C. Porto, José Luís A. Güntzel, Luciano V. Agostini Grupo de Arquiteturas e Circuitos Integrados (GACI) Departamento de Informática Universidade Federal de Pelotas (UFPel) Caixa Postal 354 CEP Pelotas/RS Brasil {porto, andremcs, rogerecp, guntzel, agostini}@ufpel.edu.br RESUMO A tendência crescente de migração de projetos computacionais para implementações em nível de hardware, faz com que seja cada vez mais importante conhecer os custos destas implementações em termos de desempenho e consumo de recursos. Este artigo apresenta um estudo sobre os custos de implementações de diversas arquiteturas de somadores direcionadas para FPGAs da Altera. Foram implementadas arquiteturas Ripple Carry (RCA), Carry Lookahead (CLA), Carry Lookahead Hierárquico (CLAH), Carry Select (CSA), bit serial e também utilizando Macro Functions. Para os experimentos realizados, foram descritas arquiteturas com largura de entrada que variam de 2 a 64 bits. Os resultados de síntese foram dimensionados para FPGAs da família FLEX 10KE da Altera. Os resultados comparativos entre as arquiteturas ilustram as diferenças de consumo de recursos do dispositivo, bem como as freqüências máximas de operação para as diferentes arquiteturas, quando mapeadas para este tipo de FPGA. 1. INTRODUCÃO A implementação de somadores em hardware é essencial para qualquer projeto que envolva operações aritméticas e, por isso, o desempenho destes operadores é fator crítico para o desempenho dos projetos na área de computação e microeletrônica. Muita pesquisa tem sido realizada nas últimas décadas com o intuito de buscar alternativas para aumentar o desempenho de somadores e várias foram às soluções encontradas. Estas soluções são amplamente difundidas na comunidade e envolvem, basicamente, a aceleração na propagação do carry dentro dos somadores. Soluções arquiteturais foram propostas, tais como o Carry Lookahead, o Carry Look Ahead Hierárquico, o Carry Select, o Carry Skip, entre outros [1, 2]. Estas soluções envolvem transformações na arquitetura do somador, onde as equações lógicas são manipuladas objetivando a minimização do atraso de propagação do carry. Soluções em nível de transistores também foram propostas, como o Manchester Adder [2], que visa disponibilizar uma estrutura física com o menor atraso possível para a cadeia de propagação do carry. Como são várias as possibilidades de implementação, o projetista precisa conhecer o maior número de informações possíveis sobre as soluções existentes, para realizar a escolha correta para o projeto que está sendo desenvolvido. Fatores como consumo de recursos, freqüência de operação e consumo de energia, devem ser previamente analisados quando se direciona a implementação de um somador para um ASIC (Aplicated Specific Integrated Circuit). Este artigo tem como objetivo investigar os impactos causados pelo uso de diversas arquiteturas de somadores quando o projeto é direcionado para FPGAs. Esta análise é importante, pois como a estrutura interna dos FPGAs é definida e fixada antes da realização do projeto que irá usar o FPGA, é impossível para o projetista modificar a sua estrutura organizacional interna. Os graus de liberdade do projetista encontram-se na programabilidade dos blocos básicos formadores do FPGA. Ferramentas de síntese, como o Quartus II [3] da Altera, permitem que o projetista realize uma descrição de seu projeto em uma linguagem HDL (Hardware Description Language) e se encarregam de gerar a programação dos blocos básicos dos FPGAs de acordo com a descrição HDL do projetista sem que este precise se preocupar com a estrutura interna do FPGA. Arquiteturas de somadores rápidos já são amplamente difundidas na literatura [1, 2, 4] e suas vantagens e desvantagens em implementações em silício já foram muito exploradas. Mas os impactos que estas arquiteturas causam para projetos desenvolvidos para FPGAs ainda não foi completamente esclarecido e este trabalho tem por objetivo analisar estes impactos para algumas alternativas de construção de somadores nestes dispositivos. Este artigo apresenta os resultados obtidos com as implementações dos somadores Ripple Carry (RCA), Carry Lookahead (CLA), Carry Lookahead Hierárquico (CLAH), Carry Select (CSA), bit serial e também somadores utilizando Macro Functions (MFA) da 1

2 biblioteca aritmética da IEEE [5]. Foram feitos experimentos com uma largura de entrada de 2, 4, 8, 16, 32 e 64 bits para estas arquiteturas e os resultados de síntese para consumo de células lógicas e freqüência máxima de operação foram mensurados e comparados. A descrição VHDL [6] dos somadores foi realizada com a ferramenta Quartus II da Altera [3] e a síntese destas descrições foi direcionada para o FPGAs da família FLEX 10KE da Altera. Estes resultados podem ser muito úteis para projetos direcionados para FPGAs e que utilizem somadores, pois podem auxiliar o projetista na escolha do somador que mais se apropria ao seu projeto. Na seção dois deste artigo estão apresentadas as arquiteturas de somadores utilizadas neste trabalho. Na seção três são detalhados os experimentos realizados com os somadores. Na seção 4 estão apresentados resultados de síntese obtidos com a implementação dos somadores. Na seção cinco, são apresentados os resultados comparativos entre as diferentes arquiteturas utilizadas. Na seção seis são apresentados os trabalhos futuros e, na seção sete, estão as conclusões do artigo. 2. ARQUITETURAS UTILIZADAS Somadores de alta performance são essenciais não apenas para adição, mas também para a subtração, multiplicação e divisão [1]. Nesta seção serão apresentadas as arquiteturas investigadas neste trabalho, que incluem, Ripple Carry (RCA), Carry Lookahead (CLA), Carry Lookahead Hierárquico (CLAH), Carry Select (CSA), bit-serial e somadores utilizando Macro Functions (MFA) da biblioteca aritmética da IEEE [5]. Estes somadores foram descritos em VHDL sintetizados para FPGAs da Altera [3]. 2.1 Somador Ripple Carry A arquitetura Ripple Carry é uma das mais simples de ser implementada, uma vez que suas equações são extraídas diretamente da tabela verdade do somador. O processo consiste basicamente em realizar uma operação xor em cada bit, sempre considerando o carry do estágio anterior, de acordo com a função[4]: S i = A i xor B i xor C i-1 C i = A i and B i O grande problema desta implementação é que para cada etapa da soma é necessário utilizar o carry da etapa anterior e isto gera um grande atraso devido à propagação de carry por todos os bits de soma. 2.2 Somador Carry Lookahead Os somadores Carry Lookahead (CLA) possuem o objetivo de aumentar a velocidade de propagação do carry [7] em relação aos somadores RCA. Esta técnica baseia-se em examinar todos os estágios de entrada do somador e, simultaneamente, produzir os carries apropriados para cada um destes estágios, ou seja, todos os carries são calculados ao mesmo tempo, paralelamente. Então estes carries são aplicados aos estágios posteriores aos estágios onde foram gerados, para produzir o resultado final da operação de soma daquele estágio [4]. Sendo Ai e Bi as entradas de um somador de n-bits; Ci-1,o carry de entrada do i-ésimo estágio e S i e C i a soma e o carry de saída, respectivamente, do i-ésimo estágio, são definidas duas funções auxiliares como segue: g i = A i and B i p i = A i xor B i A função g i (Carry Generate), indica, quando verdadeira, que o i-ésimo estágio gerou um carry e, por conseqüência, do ponto de vista da propagação do carry, o carry de saída do estágio anterior não precisará ser considerado. A função p i (Carry Propagate), indica, quando verdadeira, que o i-ésimo estágio irá propagar o seu carry de entrada (C i-1 ), sendo ele 0 ou 1. Substituindo p i e g i na equação de geração do carry no ripple carry obtêm-se: C i = g i or p i and C i-1 Como todos os carries devem ser calculados paralelamente, as referências aos carries anteriores na equação acima precisam ser eliminadas. Deste modo, para um somador CLA de 3 bits, por exemplo, as equações de propagação do carry seriam: C 0 = g 0 or p 0 and c in C 1 = g 1 or p 1 and g 0 or p 1 and p 0 and c in C 2 = g 2 or p 2 and g 1 or p 2 and p 1 and g 0 or p 2 and p 1 and p 0 and c in Generalizando, para um somador CLA de i bits, a geração do i-ésimo carry seria dada pela equação abaixo. C i = g i or p i and g i-1 or p i and p i-1 and g i-2 or... or (p i and p i-1 and p i-2 and... and p 0 ) and c in Ao se observar as equações de um somador carry lookahead, fica claro que sua implementação em hardware utiliza uma maior quantidade de recursos que uma implementação de um somador ripple carry [2]. A Fig. 1 ilustra o diagrama em blocos de um somador carry lookahead de 8 bits. 2

3 carry de entrada para os blocos intermediários e de gerar o carry de saída do somador. Tipicamente, estes blocos também agrupam, no máximo, quatro blocos de somadores, por isso, para somadores muito grandes, é necessário criar mais níveis na hierarquia. Os sinais P * e G *, para um bloco somador CLA básico de 4 bits, é definido como: P * = P 3 and P 2 and P 1 and P 0 G * = G 3 or P 3 and G 2 or P 3 and P 2 and G 1 or P 3 and P 2 and P 1 and G 0 Figura 1 Diagrama de blocos de um CLA de 8 bits 2.3 Somador Carry Lookahead Hierárquico O somador carry lookahead hierárquico (CLAH) é uma variação do somador CLA convencional. O propósito desta abordagem é aumentar a velocidade de propagação do carry em relação ao CLA, diminuindo a complexidade das equações produzidas quando se usa a técnica carry lookahead em um somador. Deste modo, o somador é dividido, tipicamente, em CLAs de 4 bits, que são agrupados para gerarem somadores maiores. Como conseqüência, têm-se um somador hierárquico equivalente a um carry lookahead, mas alcançando um desempenho maior [4]. A Fig. 2 ilustra o diagrama de blocos de m somador CLAH de 8 bits, dividido em dois blocos de 4 bits. As equações de geração dos carries de entrada para os blocos, é similar daquela utilizada internamente ao bloco pelo CLA convencional. A diferença é que, ao invés de considerar os sinais p e g de cada bit da soma, são considerados os sinais P e G de cada um dos blocos básicos da hierarquia. 2.4 Somador Carry Select Outra abordagem adicional de arquitetura para acelerar a propagação do carry são os somadores carry select (CSA) [8]. O processo de soma é dividido em sessões de soma. Cada sessão de soma é composta por duas estruturas de somadores ripple carry (uma com carry in e outra sem [8]) e um multiplexador para selecionar a soma apropriada. A lógica de seleção usada nos multiplexadores é composta pelo carry out da sessão anterior. A complexidade desta lógica de seleção cresce rapidamente quando sessões de mais alta ordem são adicionadas para incrementar o tamanho total do somador. As equações que definem a soma e o carry dos somadores carry select são as mesmas equações usadas nos somadores ripple carry. A Fig. 3 ilustra o diagrama de blocos de um CSA de 8 bits dividido em duas seções de 4 bits. Figura 2 - Diagrama de blocos de um CLAH de 8 bits Cada bloco de somador, além de gerar suas saídas e os carries internos, gera dois outros sinais: P * (Carry Propagate do bloco) e G * (Carry Generate do bloco). Estes sinais indicam se o bloco como um todo gera ou propaga o carry de entrada. Cada bloco somador gera seus sinais P * e G *. Os sinais P * e G * dos diversos blocos de soma são utilizados por um bloco que está no próximo nível da hierarquia e que será responsável por gerar o Figura 3 Diagrama de blocos de um CSA de 8 bits Através da Fig. 4 é possível notar que o somador carry select realiza duas somas para o mesmo conjunto de bits, o que implica em um maior consumo de recursos e de energia do que um somador RCA tradicional. 3

4 2.5 Somador Bit-Serial O somador bit serial é a forma mais econômica de implementação de somadores. Sua arquitetura é completamente diferente das demais apresentadas até o momento, pois não realiza o processo de soma em paralelo. Para sua implementação é necessário apenas um somador de 1 bit, aliado a um bloco de controle. O bloco de controle é quem determina de quantos bits será o somador, pois é ele quem controla por quantos ciclos de clock o somador de 1 bit ira efetuar somas. A Fig. 4 ilustra a arquitetura utilizada para os somadores bit-serial desenvolvidos neste trabalho. Figura 4 Arquitetura utilizada para o somador bit-serial O resultado correto da soma nos somadores bit-serial depende do armazenamento do carry out da soma anterior, que deve ser utilizado como carry in no próximo estágio da soma. A cada ciclo de clock, o somador irá operar um bit da palavra de entrada e colocar o resultado em um registrador de deslocamento. Logo se n é o número de bits que se deseja somar, o somador irá necessitar de n ciclos de clock para completar a operação de soma. Por isso, para um somador bit-serial de n bits, as somas poderão se repetir a cada n T segundos, onde T é o período do somador. Então, é preciso ter cuidado quando o desempenho de um somador bit-serial for analisado e comparado com o desempenho dos somadores paralelos. 2.6 Macro Function Uma maneira fácil e rápida de implementar um somador em VHDL é utilizar o operador + (soma), disponível na biblioteca de operadores aritméticos da IEEE [5]. Para esta implementação basta dimensionar o tamanho das entradas de dados e realizar a operação +. Neste caso o projetista perde o controle de como a operação de soma está sendo realizada. O mapeamento do somador para um FPGA é realizado automaticamente pela ferramenta de síntese, de acordo com as definições da biblioteca da IEEE. O somador mapeado será do tipo RCA, mas utilizará uma infra-estrutura especialmente disponibilizada nos FPGAs para acelerar a propagação da cadeia de carry. 3. EXPERIMENTOS REALIZADOS O primeiro passo para a realização dos experimentos foi a escolha das arquiteturas. As arquiteturas de somadores Ripple Carry, Carry Lookahead, Carry Lookahead Hierárquico e Carry Select, foram implementadas por serem as arquiteturas de somadores bem conhecidas e amplamente difundidas dentre os desenvolvedores de projetos de hardware. O somador bit-serial foi desenvolvido para ser comparado com os somadores paralelos, sendo uma opção que possibilita um baixo consumo de recursos. Já o somador desenvolvido com a macro fuction foi desenvolvido para avaliar a capacidade da ferramenta de síntese de mapear somadores para o FPGA alvo. O segundo passo, foi determinar a faixa de tamanho da palavra de entrada para os experimentos com os somadores. Esta faixa varia de 2 a 64 bits. Com esta variação de palavra de entrada, desde valores pequenos como 2 e 4 bits, passando pela faixa mais usual, como 8 e 16 bits, até valores críticos para algumas implementações, como 32 e 64 bits, é possível avaliar para quais tamanhos de palavra as implementações de somadores paralelos são mais interessantes que a implementação bit-serial ou macro function, quando analisamos a relação consumo de recursos x freqüência de operação. Para a realização dos experimentos, foram inseridos registradores nas entradas e nas saídas de todas as arquiteturas de somadores. Isto faz com que a medição de freqüência de operação se torne mais precisa, pois ela pode ser calculada entre dois estágios separados por registradores. O modelo de experimento utilizado para todas as arquiteturas de somadores desenvolvidas é ilustrado na Fig. 5. Figura 5 Modelo utilizado nos experimentos O tamanho dos registradores varia de acordo com o tamanho da palavra de entrada para cada um dos somadores. Todos os somadores necessitam de um ciclo de clock para carregar os valores da entrada e outro para disponibilizar o resultado na saída. 4

5 Para todas as arquiteturas de somadores, foram desenvolvidos experimentos de 2, 4, 8, 16, 32 e 64 bits, com algumas exceções que serão melhor explicadas nos próximos itens. Para uma avaliação justa dos resultados de síntese, todos os projetos de somadores foram sintetizados para o mesmo dispositivo, o FPGA EPF10K50SBC356-1 da família FLEX 10KE. A escolha deste dispositivo foi necessária devido ao fato de que os somadores de 64 bits necessitam de uma grande quantidade de pinos de I/O, mesmo que para a síntese não sejam necessárias a maioria das células lógicas que o dispositivo disponibiliza. 4. RESULTADOS DE SÍNTESE Esta seção apresenta os resultados de síntese para o conjunto de somadores desenvolvido. Para uma melhor visualização dos resultados obtidos, a seção está dividida em seis partes, onde cada seção refere-se a uma largura de palavra de entrada. Em todas as tabelas apresentadas nesta seção, o tempo TS indica o tempo necessário para realizar um cálculo completo no somador. Para as arquiteturas Carry Lookahead (CLA), Carry Lookahead Hierárquico (CLAH), Carry Select (CSA), Ripple Carry (RCA) e Macro Funciton (MFA), estes tempos são idênticos ao próprio período do somador. Para o somador bit serial, este tempo é igual ao período do somador multiplicado pelo número de bits a serem somados. 4.1 Palavra de 2 bits A implementação de 2 bits não foi desenvolvida para os somadores Carry Lookahead Hierárquico e Carry Select, pois ambos foram desenvolvidos, neste trabalho, com modularidade mínima de 4 bits. A tabela 1 ilustra os resultados de síntese obtidos para os somadores de 2 bits. Tabela 1 Resultados de síntese para somadores de 2 bits CLA CLAH CSA RCA MFA Bit Serial ,1 19,2 8 Através dos resultados na tabela 1, é possível concluir que, para implementações de 2 bits, existe uma regularidade nos resultados tanto em freqüência quanto em consumo de recursos, para os somadores paralelos e para o somador macro function. Como já era esperado o somador bit-serial obteve uma freqüência de operação inferior a dos somadores paralelos, além de ter consumido uma quantidade maior de células lógicas, por necessitar de uma estrutura de controle. 4.2 Palavra de 4 bits A tabela 2 apresenta os resultados de síntese dos somadores com palavras de 4 bits. Na tabela 1 pode-se observar que os somadores paralelos RCA, CLA MFA, obtiveram resultados semelhantes tanto na freqüência de operação, quanto para consumo de células lógicas, com uma pequena desvantagem para o para a arquitetura carry lookahead. Outro resultado interessante é que o somador bit-serial começa a se destacar por consumir um número menor de LCs e de pinos do dispositivo alvo. Estes resultados refletem a lógica de pequena complexidade usada no operador e a utilização de entradas com apenas 1 bit. Tabela 2 Resultados de síntese para somadores de 4 bits CLA ,9 4,1 16 CLAH CSA RCA MFA ,9 4,1 16 Bit Serial 15 81,9 48, Palavra de 8 bits Os experimentos de 8 bits foram desenvolvidos para todas as arquiteturas apresentadas neste artigo. Os resultados de síntese para os somadores de 8 bits estão apresentados na tabela 3. Tabela 3 Resultados de síntese para somadores de 8 bits CLA CLAH ,8 7,1 28 CSA ,8 7,7 28 RCA ,8 7,7 28 MFA ,2 4,5 28 Bit Serial 22 69,4 115,2 14 Os resultados mostram que o somador macro fuction é o que possui a melhor relação LCs x freqüência, pois possui a maior freqüência de operação e um consumo igual ao menor consumo dentre os somadores paralelos. Isso reflete o fato de este somador, de fato, utilizar uma arquitetura RCA com a cadeia de carry acelerada pela utilização de estrutura física disponível para tal fim. A tabela 3 também mostra que o somador CLAH possui um melhor desempenho do que o somador CLA para este tamanho de palavra. Mais uma vez o somador bit-serial foi a implementação que utilizou o menor número de recursos, tanto em relação a LCs quanto à utilização de pinos do dispositivo. Como a unidade operativa básica do somador bit serial é fixa, não importando o número de bits de 5

6 entrada, a tendência é que, quanto maior for o número de bits de entrada, maior a vantagem do somador bit serial em relação aos demais somadores se a comparação for realizada em termos de consumo de recursos. 4.4 Palavra de 16 bits A tabela 4 apresenta os resultados da síntese dos somadores com palavras de 16 bits. Tabela 4 Resultados de síntese para somadores de 16 bits CLA ,7 9,2 52 CLAH ,5 52 CSA 77 70,4 14,2 52 RCA 64 66,2 15,1 52 MFA ,8 5,5 52 Bit Serial 32 52, Mais uma vez o somador MFA obteve os melhores resultados, tanto em freqüência, quanto em utilização de recursos se comparado às arquiteturas de somadores paralelos. Dentre as arquiteturas paralelas é importante destacar o somador CLA, pois o CLA obteve a maior freqüência de operação, no entanto, foi a arquitetura que consumiu o maior número de recursos do sistema. O somador bit-serial continuou sua tendência de consumo resumido de recursos, mas com tempo de cálculo elevado, se comparado aos somadores paralelos. 4.5 Palavra de 32 bits Os resultados de síntese dos somadores utilizando palavras de 32 bits estão apresentados na tabela 5. Para palavras de 32 bits apenas a arquitetura CLA não foi desenvolvida. Tabela 5 Resultados de síntese para somadores de 32 bits. CLA CLAH ,42 14,2 100 CSA ,3 26,8 100 RCA ,67 33,7 100 MFA ,9 7,3 100 Bit Serial 50 49,02 652,8 38 Como já era previsto, o somador bit-serial continua sendo a aplicação de menor consumo. O somador MFA, mais uma vez, apresentou a melhor relação custo x freqüência de operação. Dentre os somadores paralelos, devemos salientar os resultados obtidos com o somador CLAH, que apresentou a maior freqüência de operação e também o maior consumo de LCs. 4.6 Palavra de 64 bits A tabela 6 apresenta os resultados de síntese para os somadores com largura de palavra de 64 bits. Novamente não são disponibilizados resultados para o somador CLA, uma vez que esta arquitetura não foi implementada. Tabela 6 Resultados de síntese para somadores de 64 bits CLA CLAH ,2 196 CSA ,5 26,8 196 RCA , MFA ,1 13,3 196 Bit Serial 84 38, ,2 70 Os resultados para 64 bits mostram que, mais uma vez, o somador MFA, obteve os melhores resultados de freqüência e de consumo de recursos, se comparado às arquiteturas de somadores paralelos. Por outro lado, o somador RCA apresenta freqüência de operação muito inferior as demais arquiteturas paralelas, principalmente se comparada à arquitetura CLAH, que obteve novamente o segundo melhor desempenho. Novamente o somador bit serial apresentou um reduzido uso de recursos, mas com um temo de soma extremamente maior que os dos demais somadores, ultrapassando a casa de um micro segundo por cálculo. 5. RESULTADOS COMPARATIVOS A partir dos resultados obtidos na seção 4, foi possível a construção de gráficos comparativos para salientar as vantagens e desvantagens das arquiteturas desenvolvidas, levando em consideração as diferentes larguras de palavra de que estão sendo operadas. Esta seção apresenta estes gráficos e comenta alguns dos resultados mais importantes extraídos destes gráficos. 5.1 Resultados de Consumo de Células Lógicas O gráfico 1 ilustra o aumento no consumo de células lógicas para as diferentes implementações de somadores, a medida que o comprimento das palavras de entrada vai crescendo. 6

7 Número de Células Lógicas CLA CLAH CSA RCA MFA Bit Serial Largura de Palavra em bits Gráfico 1 Consumo de células lógicas versus largura da palavra de entrada Para a faixa de 2 a 8 bits, todas as arquiteturas possuem um consumo que varia quase linearmente. Para as implementações acima de 8 bits, pode-se notar um aumento de consumo de LCs muito mais acelerado para as arquiteturas paralelas do que para o somador bit-serial. O somador bit-serial tem o menor consumo para todas as implementações maiores que 2 bits e possui um crescimento praticamente linear ao longo de todas as suas implementações. Isto ocorre porque a lógica de implementação do somador bit-serial utiliza apenas um somador de um bit na sua estrutura interna. Quando se aumenta o tamanho da entrada de dados, é alterado apenas o registrador de saída e a parte de controle, que deverá controlar o somador para que este opere o número exato de bits para os quais ele foi dimensionado. Esta característica pode ser explorada por muitas aplicações onde o consumo de recursos seja o fator crítico. Os somadores RCA e MFA possuem curvas de consumo de LCs idênticas, o que demonstra que o MFA realmente utiliza um arquitetura do tipo RCA. Dentre os somadores paralelos, o RCA e o MFA são aqueles que apresentam a menor aceleração em termos de consumo de LCs a medida que o comprimento da palavra vai crescendo. O somador CSA ocupa uma posição intermediária nas curvas dos somadores paralelos, indicando uma aceleração de consumo de LCs um pouco superior aos somadores MFA e RCA, mas muito inferior aos somadores CLA e CLAH. Esta posição intermediária em termos de consumo de células lógicas pode ser interessante para muitas aplicações, desde que a curva de desempenho acompanhe este comportamento, ou seja, que o CSA seja mais rápido do que os somadores RCA e MFA. Os somadores CLA e CLAH são os somadores que apresentam o crescimento no consumo de recursos mais acelerado em relação ao comprimento das palavras de entrada. Para 64 bits de palavra, por exemplo, o somador CLAH consume mais do que o dobro de LCs do que os demais somadores. Esta explosão no consumo de recursos pode ser muito crítica para aplicações em que a área é fator relevante e em que o tamanho de palavra é elevado. 5.2 Resultados Comparativos de Freqüência Os impactos sobre a freqüência de operação, para todas as implementações das arquiteturas de somadores de 2 a 64 bits, são apresentados no gráfico 2. Deve-se salientar que a freqüência de operação indicada no gráfico 2 para o somador bit-serial, indica a capacidade do somador de somar 1 bit. Por isto, como já foi explicado, a freqüência deve ser dividida pelo número n de bits da palavra de entrada, para que se obtenha a verdadeira freqüência da soma de números de n bits. Para os experimentos de 2 a 4 bits, todos as arquiteturas paralelas obtiveram uma queda na freqüência de operação bastante semelhantes. A partir de 4 bits de palavra, os somadores paralelos começam a obter uma queda mais acentuada e significativa na sua freqüência de operação. 7

8 288 Freqüência Máxima de Operação em MHz CLA CLAH CSA RCA MFA Bit Serial Largura de Palavra em bits Gráfico 2 Freqüência máxima de operação versus largura da palavra de entrada A partir das implementações de 8 bits, onde começam a ser analisados os somadores CLAH e CSA, pode-se observar, como era esperado, que todas as arquiteturas paralelas apresentam queda significativa na freqüência de operação a medida que a palavra de entrada cresce. O gráfico 2 apresenta esta tendência de queda, mas o mais importante é que, exceto para os somadores MFA e bit serial, todos os demais somadores apresentam curvas semelhantes. Dentre estes somadores, destaca-se a queda de freqüência menos acentuada para o somador CLAH, o que é um indicativo de que este operador pode ser utilizado onde a questão de desempenho é fator crítico. Mas o grande destaque no gráfico 2 é o somador MFA, que se mostrou muito superior aos demais somadores em termos de freqüência e apresentou uma tendência mais atenuada na queda de sua freqüência de operação. A curva de freqüência do somador MFA é a que varia de maneira menos acelerada ao longo de toda a faixa de tamanho de palavra. Esta vantagem na freqüência de operação é atingida, como já foi explicado, através da utilização das estruturas físicas disponíveis no FPGA alvo para acelerar a propagação do carry. Por isso, os resultados de freqüência de operação e de consumo de recursos do MFA são imbatíveis, uma vez que as outras arquiteturas de somadores não utilizam esta cadeia de propagação de carry acelerada via construção física do FPGA. Outro dado relevante que pode ser extraído do gráfico 2 é a tendência de aproximação das freqüências de operação a medida que cresce a largura da palavra de entrada. Extrapolando os dados do gráfico, é possível imaginar que, para palavras de 128 ou 256 bits, as freqüências de operação das diferentes arquiteturas irão convergir para um valor quase idêntico. Com estes dados em mente, e comparando o gráfico 2 com o gráfico 1, é possível concluir que, para FPGAs, não é vantajoso o uso de somadores rápidos para palavras de largura elevada, pois o consumo de recursos é demasiadamente alto, enquanto que os ganhos de freqüência são mínimos. 5.3 Relação entre Consumo de Células Lógicas e Freqüência Máxima de Operação A última comparação gráfica apresentada neste trabalho diz respeito a avaliação de quantas LCs são investidas por MHz de freqüência para cada um dos somadores implementados. Esta comparação está apresentada no gráfico 3, onde é possível perceber a relação entre o número de LCs consumidas e a freqüência de operação, para cada uma das larguras de bits. Pode-se constatar que as arquiteturas de somadores mantêm uma relação praticamente idêntica para palavras de entradas de 2 a 8 bits. Neste caso, a relação é sempre inferior a uma unidade. Este resultado é possível porque as arquiteturas menores utilizam um número reduzido de células lógicas e possuem uma freqüência de operação muito elevada, próxima à máxima freqüência de operação do dispositivo. Estas arquiteturas possuem uma cadeia de propagação de carry reduzida, permitindo estas elevadas freqüências de operação. O gráfico 3 mostra que a partir de palavras de entradas com 16 bits, o efeito da cadeia da propagação de carry começa a se destacar, uma vez que são investidas muitas células lógicas para possibilitar uma aceleração na propagação do carry. 8

9 18 Número de Células Lógicas / Freqüência Máxima Largura de Palavra em bits CLA CLAH CSA RCA MFA Bit Serial Gráfico 3 Relação entre o número de células lógicas utilizadas e a freqüência máxima de operação para as diferentes larguras de palavras A arquitetura bit serial foi a que o apresentou a menor variação nesta relação, indicando que esta arquitetura é a que faz o menor investimento de LCs por MHz quando são considerados somadores com palavras maiores que 16 bits. Mas é preciso ter cuidado na avaliação deste resultado, pois o somador bit serial opera apenas um bit das entradas a cada ciclo de clock. Se o gráfico fosse refeito considerando não mais a freqüência máxima de operação, mas sim a freqüência em que somas completas podem ser realizadas, o somador bit serial apresentaria o pior desempenho dentre os somadores apresentados. Dentre os somadores paralelos, é possível perceber, como era esperado, que o somador MFA é o que possui o menor investimento de LCs por MHz. As arquiteturas CLA, CLAH, RCA e CSA foram as que apresentaram as piores relações. Este resultado é interessante, pois os motivos destes resultados ruins são opostos. Enquanto que o problema da arquitetura RCA encontra-se na freqüência de operação demasiadamente baixa, o problema das arquiteturas CLA, CLAH e CSA encontra-se no elevado número de LCs utilizadas. Ainda assim, a arquitetura CSA foi a que apresentou, entre estas quatro arquiteturas, a melhor relação entre o crescimento no consumo de LCs e o crescimento na freqüência de operação. 6. TRABALHOS FUTUROS Como trabalhos futuros estão previstos a síntese das arquiteturas de somadores desenvolvidas neste trabalho para outras famílias de FPGAs da Altera, como Max, Acex, Apex e Stratix [3]. Estes resultados poderão indicar para quais famílias de FPGAs teremos um melhor desempenho dos somadores, tanto em consumo de células lógicas quanto em freqüência máxima de operação. Outra proposta é a implementação de outras arquiteturas de somadores, como por exemplo, carry skip adder, prefix adder e carry-save adder [2], para que novas avaliações e comparações possam ser realizadas, gerando uma base de dados ainda maior para aplicações de somadores em FPGAs. Como trabalho futuro, também está prevista a avaliação do consumo de energia dos somadores desenvolvidos neste trabalho e dos novos somadores que serão desenvolvidos, possibilitando uma visão mais completa sobre os impactos destas arquiteturas sobre projetos baseados em FPGAs. Uma outra proposta é a análise dos impactos da configuração das opções de síntese disponíveis na ferramenta Quartus II [3] nos resultados obtidos para os somadores. Com a realização destes trabalhos será possível aumentar o número de comparações entre os tipos de arquiteturas, bem como fazer comparações do comportamento destes somadores em outras famílias de 9

10 FPGAs, possibilitando, assim, uma avaliação mais precisa sobre as vantagens e desvantagens da utilização destas arquiteturas em diferentes famílias de FPGAs. 7. CONCLUSÕES O objetivo principal deste trabalho foi implementar, em VHDL, as arquiteturas mais utilizadas de somadores e sintetizá-las para FPGAs. Os experimentos desenvolvidos com somadores variando de 2 a 64 bits tornaram possível uma ampla comparação de resultados de síntese para as diversas arquiteturas utilizadas. Em termos de consumo de LCs do FPGA, o somador bit serial foi o que apresentou o menor consumo de células do dispositivo para todas as implementações superiores a 2 bits. No entanto, devido a sua lógica de implementação, o somador bit-serial apresenta as menores taxas de processamento para todas as larguras de palavra de entrada de 2 a 64 bits. Isto torna o somador bit-serial a melhor alternativa quando se necessita um baixo consumo de recursos do sistema e quando um alto tempo de resposta para as operações de soma não for considerado um problema. Em relação à freqüência de operação, o somador MFA obteve os melhores resultados para praticamente todas as palavras de entrada de 2 a 64 bit. Tendo desempenho inferior apenas à implementação de 4 bits, se comparado a arquitetura ripple carry. Para a faixa de 4 a 32 bits, as diferença de freqüência de operação entre o somador MFA e as demais arquiteturas, são consideravelmente grandes. Esta diferença volta a diminuir para as implementações de 64 bits. O somador MFA é, na verdade, um RCA que utiliza as estruturas internas ao FPGA para aceleração de carry e, por isso, apresenta os melhores desempenhos, pois as demais arquiteturas não utilizam esta estrutura interna. Em uma análise geral, podemos definir o somador MFA como o que apresenta a melhor relação entre utilização de células lógicas e freqüência de operação. Esta arquitetura é a que apresenta as menores variações de consumo de LCs e de freqüência de operação quando alterados os tamanhos das palavras de entrada. Considerando apenas os somadores que não utilizam as estruturas internas do FPGA para a aceleração de carry, o somador CLAH foi o que apresentou os melhores resultados em termos de freqüência de operação, principalmente para os somadores com maior comprimento de palavra. Por outro lado, o somador CLAH utilizou mais LCs do que todos os demais para a maior parte dos comprimentos de palavra. Este trabalho explorou os impactos de diferentes arquiteturas de somadores com síntese direcionada para FPGAs da família FLEX 10KE da Altera. Desta análise inicial, foi possível extrair o comportamento destas arquiteturas em termos de consumo de LCs e de freqüência de operação, possibilitando ao projetista tomar decisões a respeito de quais somadores utilizar em seu projeto, de acordo com as necessidades da aplicação alvo.. 8. REFERÊNCIAS [1] Hwang, K., Computer Arithmetic: Principles, Architecture and Design, John Wiley & Sons, EUA, [2] Ercegovac, M., Digital Arithmetic, Morgan Kaufmann Publishers, [3] Altera Corporation, Altera: The Programmable Solutions Company, < [4] Rabaey, J., Digital Integrated Circuits: A Design Perspective, Prentice Hall, EUA, [5] Brown, S., Fundamentals of Digital Logic With VHDL Design. McGraw-Hill, EUA, [6] R. Porto, L. Agostini. Experimentos com somadores rápidos para uso na DCT 2-D. In: IX WORKSHOP IBERCHIP, 2004, Cartagena de Indias, Colombia. 1 CD. [7] Weste, N., Principles of CMOS VLSI Design A systems perspective second edition. Addison-Wesley Publishing Company, EUA, [8] P. Ashenden. The Designer s Guide to VHDL second edition. Morgan Kaufmann Publishers, EUA,