Projetos de Circuitos Digitais em VHDL e FPGA

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Maria de Fátima Brunelli
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1 Projetos de Circuitos Digitais em VHDL e FPGA Cap. 4 - Projetos de Circuitos Combinacionais Aritméticos com VHDL Prof. Erivelton Geraldo Nepomuceno Engenharia Elétrica UFSJ - Universidade Federal de São João del-rei 13 de fevereiro de 2019

2 Objetivo Objetivo Principal Descrever os fundamentos para a criação de circuitos combinacionais aritméticos multibit. Objetivos Específicos Projeto de Somadores. Ex.: Carry-Ripple, Carry-Lookahead. Projeto de Somadores/Subtratores sem e com sinal. Projeto de Multiplicadores. Ex.: Multiplicação via técnica pipeline. Projeto de Divisores. (DEPEL/UFSJ) 2 / 27

3 Somador Carry-Ripple Contêm um conjunto de FAs (Full-Adders). Nesse circuito, o carry tem que se propagar serialmente por todos os estágios. Arquitetura lenta. Por outro lado, esse é geralmente o somador mais econômico em termos de área de silício e consumo de energia. Figura 1: Somador Carry-Ripple. (DEPEL/UFSJ) 3 / 27

4 Somador Carry-Ripple Ao observar a tabela verdade, é possível obter as seguintes expressões. s = a b cin (1) cout = a b + a cin + b cin (2) Figura 2: Somador Full-Adder. (DEPEL/UFSJ) 4 / 27

5 Somador Carry-Ripple - Código em VHDL (DEPEL/UFSJ) 5 / 27

6 Somador Carry-Lookahead Somador com performance superior ao somador carry-ripple. Utiliza um número maior de componentes no FPGA, comparado ao somador anterior. (DEPEL/UFSJ) 6 / 27

7 Somador Carry-Lookahead Figura 4: Somador Carry-Lookahead. (DEPEL/UFSJ) 7 / 27

8 Somador Carry-Lookahead As equações que descrevem o circuito são: G i = a i b i (3) P i = a i b i (4) c 1 = G 0 + P 0 c 0 (5) c 2 = G 1 + P 1 G 0 + P 1 P 0 c 0 (6) c 3 = G 2 + P 2 G 1 + P 2 P 1 G 0 + P 2 P 1 P 0 c 0 (7) c 4 = G 3 + P 3 G 2 + P 3 P 2 G 1 + P 3 P 2 P 1 G 0 + P 3 P 2 P 1 P 0 c 0 (8) (DEPEL/UFSJ) 8 / 27

9 Somador Carry-Lookahead - 4 bits Figura 5: Somador Carry-Ripple. (DEPEL/UFSJ) 9 / 27

10 Somador Carry-Lookahead - 4 bits Figura 6: Somador Carry-Ripple. (DEPEL/UFSJ) 10 / 27

11 Somador Carry-Lookahead - 32 bits Figura 7: Somador Carry-Ripple de 32 bits (Parte 1). (DEPEL/UFSJ) 11 / 27

12 Somador Carry-Lookahead - 32 bits Figura 8: Somador Carry-Ripple de 32 bits (Parte 2). (DEPEL/UFSJ) 12 / 27

13 Somadores/Subtratores Sem e Com Sinal Quando usar a linguagem VHDL na construção de somadores/subtratores, deve-se preocupar apenas com os tipos de dados. Os operadores de adição (+) e subtração (-) já estão definidos nas bibliotecas padronizadas de VHDL. (DEPEL/UFSJ) 13 / 27

14 Somador/Subtrator Com Entradas e Saídas do Tipo Inteiro Figura 9: Código de um somador e subtrator. (DEPEL/UFSJ) 14 / 27

15 Somador/Subtrator Com Entradas e Saídas do Tipo STD LOGIC VECTOR Deve deixar claro a natureza das entradas e saídas (SIGNED ou UNSIGNED). Figura 10: Código de um somador e subtrator. (DEPEL/UFSJ) 15 / 27

16 Multiplicadores/Divisores Sem e Com Sinal As FPGAs já possuem multiplicadores e divisores embarcados. Figura 11: Representações das operações de multiplicação e divisão. (DEPEL/UFSJ) 16 / 27

17 Multiplicador/Divisor Sem Sinal Com I/Os do Tipo Inteiro Figura 12: Código de um multiplicador/divisor sem sinal. (DEPEL/UFSJ) 17 / 27

18 Multiplicador/Divisor Com Sinal Com I/Os do Tipo Inteiro Figura 13: Código de um multiplicador/divisor com sinal. (DEPEL/UFSJ) 18 / 27

19 Multiplicador/Divisor Com Sinal Com I/Os do Tipo STD LOGIC VECTOR Deve deixar claro a natureza das entradas e saídas (SIGNED ou UNSIGNED). Figura 14: Código de multiplicação/divisão proposto. (DEPEL/UFSJ) 19 / 27

20 Multiplicação via técnica pipeline Técnica que consome mais componentes da FPGA comparado a multiplicação convencional. Frequência de operação é superior quando comparado com outras técnicas. (DEPEL/UFSJ) 20 / 27

21 Multiplicação via técnica pipeline Figura 15: Multiplicação de entradas com 32 bits. (DEPEL/UFSJ) 21 / 27

22 Multiplicação via técnica pipeline - Código Figura 16: Código de multiplicação via pipeline com entradas de 32 bits - Parte 1. (DEPEL/UFSJ) 22 / 27

23 Multiplicação via técnica pipeline - Código Figura 17: Código de multiplicação via pipeline com entradas de 32 bits - Parte 2. (DEPEL/UFSJ) 23 / 27

24 Multiplicação via técnica pipeline - Código Figura 18: Código de multiplicação via pipeline com entradas de 32 bits - Parte 3. (DEPEL/UFSJ) 24 / 27

25 Multiplicação via técnica pipeline - Código Figura 19: Código de multiplicação via pipeline com entradas de 32 bits - Parte 4. (DEPEL/UFSJ) 25 / 27

26 Exercício Projetar uma unidade lógica aritmética (ULA). A partir de uma instrução, dada pelo OPCODE, a ULA deve realizar uma das seguintes operações: adição, subtração, multiplicação e divisão. Figura 20: Unidade Lógica Aritmética. (DEPEL/UFSJ) 26 / 27

27 Referências PEDRONI, Volnei A. Digital electronics and design with VHDL. Morgan Kaufmann, PEDRONI, Volnei A. Eletrônica digital moderna e VHDL. Rio de Janeiro, RJ: Elsevier, Surf VHDL. How to Implement a Pipeline Multiplier in VHDL Disponível em: < Acesso em: 02/10/2018. (DEPEL/UFSJ) 27 / 27

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