Projeto de CI Semidedicados

Transcrição

1 Projeto de CI Semidedicados VHDL- Prática Especial (novembro/ 2012) Turma TECSUP São objetivos desta segunda prática de VHDL: Métodos estrutural de implementação da arquitetura VHDL; Hierarquia na descrição VHDL e as formas de sua implementação; Cuidados, observações e recomendações: a) Sempre que acessar o sistema Windows XP, não esqueça de selecionar a opção PSI no campo Efetuar Logon on na caixa de diálogo de entrada ao sistema. b) Todos os softwares utilizados são complexos. Nós procuramos nestas práticas dar ao aluno noções básicas sobre elas. Cabe ao próprio aluno, dado o seu interesse, explorar com maior profundidade o potencial das ferramentas de síntese e de simulação. Tutoriais, manuais, guias rápidos estão disponíveis em *.pdf e *.html no help das ferramentas. 1. Copiando arquivos. Utilizando o MS Explorer, crie no diretório home de sua área (X (Username do Aluno:=> um outro de nome, pratica_1 (Arquivo => Novo => Pasta). Em seguida copie para este diretório todos os arquivos que se encontram em Meus locais de rede => Toda a rede => Rede Microsoft Windows => Psi => Serverlab => curso_tecsup => pratica_1. Agora deve gerar os seguintes diretórios (ao mesmo nível do diretório pratica_1): projeto_and_2, projeto_and_3, projeto_or_2, projeto_xor_2, projeto_ha_stru, projeto_full_adder, e finalmente projeto_full_adder_modificado. 2. Somador Completo de 1 Bit (Full Adder) - Introdução. As entradas do somador completo são os pinos de dados (A e B) e o de vem-um (carry-in, C i ) e as saídas são os pinos soma (S) e vai-um (carry-out, C o ). O esquema lógico mostrado na figura 1 corresponde às equações de um somador baseado nos sinais intermediários gerar (generate) e propagar (propagate): G I = A.B (generate) e P I = A B (propagate) com Co = GI+ PI.Ci= GI+ GII e S= PI Ci Deve-se observar que enable é um sinal que serve apenas como um controle de habilitação. Quando enable=0, as saídas são desabilitadas (C o =S=0); se enable=1, é como se o sinal não existisse, e as equações acima são implementadas. Estas equações podem ser realizadas a partir de dois meio-somadores (half adders), que são realizados, por sua vez, com as funções generate e propagate. 1

2 enable x y xor_res 4 ns result carry 3 ns Half Adder Full Adder enable A B C i 4 ns 3 ns Half Adder P I G I 4 ns 3 ns Half Adder G II S C o Figura 1. Somador completo de 1 bit 2.1. Implementação através de VHDL Estrutural - Projeto baseado em hierarquia Vamos estudar nesta seção a modelagem estrutural de circuitos baseado em componentes. Este tipo de modelo permite definir vários níveis de hierarquia. Serão ilustrados aspectos relacionados à associação (binding) entre componentes e bibliotecas assim como entre entidades e arquiteturas (são aspectos de hierarquia normalmente considerados de média granularidade, ao contrário de procedimentos e funções que são considerados aspectos de baixa granularidade) Simulação do comportamento dos circuitos and2, and3, or2, xor2. Para que uma simulação de qualquer circuito seja possível, é necessário existir a sua descrição comportamental. Nesta prática, o comportamento é dado pelas portas lógicas básicas and, or e xor. a) Comece uma nova sessão no Quartus II

3 b) Crie um projeto como o nome do circuito a testar (por exemplo, pode começar pelo circuito and2). Para isto clique em File>New Project Wizard. i. Aparecerá a janela de introdução do wizard. Pressione Next. ii. iii. iv. Indique o caminho do seu diretório de trabalho, por exemplo X:\ (Username do Aluno) \pratica_1\projeto_and_2). Tanto o nome do projeto como da entidade top-level é aqule que você definiu como entity do arquivo VHDL,ou seja and_2. Pressione Next. Adicione o arquivo *.vhd que contém o circuito a testar. Estabeleça o caminho do arquivo (o qual está no diretório pratica_1), após o qual pressione Add. Depois, pressione Next. Selecione a família Cyclone II e o dispositivo EP2C35F672C6. Pressione Next. v. Selecione como tool de simulação: ModelSim-Altera e pressione Finish. c) Na aba Files, clique duas vezes sobre and2.vhd e observe o conteúdo do arquivo. Tenha certeza que entende o código VHDL. d) Clique em Processing > Start > Start Analysis & Elaboration. e) Clique em Tools > RunEDASimulationTool > EDA RTL Simulation. Agora uma nova janela do software ModelSim-Altera se abrirá. f) Na janela do ModelSim-Altera, dê um clique em work e depois dê dois clicks sobre o arquivo do circuito a testar (simular). g) Selecione da janela Objects os sinais do circuito a testar. Depois disto dê um clique em Add > To Wave > Selected Signals. h) Depois eleja um dos sinais de entrada e mude o seu valor fazendo uso de Wave > Force e na janela que aparece indique um valor (0 ou 1). Repita o mesmo para a outra ou outras entradas e designe um valor para elas. Após de isto execute uma simulação de 10 ns digitando no prompt de simulação vsim> run 10. O que ocorre? i) Repita a etapa anterior quantas vezes você desejar para simular o circuito, com as as entradas com outros valores, e para poder avaliar o comportamento do circuito. j) O QUE DEVE SER OBSERVADO: Analise as transições e os tempos envolvidos, e compare com os delays declarados. Tenha certeza que tenha entendido a função de cada um dos tempos descritos no código VHDL. k) Repeta toda a etapa também para os circuitos and3, or2, xor Simulação do comportamento do circuito HA_stru. a) Comece uma nova sessão no Quartus II 9.1. b) Crie um projeto como o nome do circuito a testar (half_adder). Para isto clique em File>New Project Wizard. i. Aparecerá a janela de introdução do wizard. Pressione Next. 3

4 ii. iii. iv. Indique o caminho do seu diretório de trabalho, por exemplo X:\ (Username do Aluno) \pratica_1\ projeto_ha_stru); tanto o nome do projeto como da entidade top-level é half_adder. Presione Next. Adicione o arquivo HA_stru.vhd que contém o circuito a testar, além dos sub-circuitos que ele utiliza, os quais são: and_2.vhd, xor_2.vhd e and_3.vhd. Estabeleça o caminho dos arquivos (os quais estão no diretório VHDL_2), após o qual pressione Add. Depois, pressione Next. Selecione a família Cyclone II e o dispositivo EP2C35F672C6. Pressione Next. v. Selecione como tool de simulação: ModelSim-Altera e pressione Finish. vi. Na sub-janela de Project Navigator dê um clique em Files e arrastre o arquivo HA_stru.vhd para deixá-lo abaixo dos outros três, pois assim o ModelSim-Altera poderá ter conhecimento de qual é o circuito de maior hierarquia para poder fazer a respetiva simulação. c) Utilize a sub-janela de Project Navigator para abrir o arquivo HA_stru.vhd e Observe: 1) os componentes; 2) o sinal auxiliar xor_res; 3) o mapeamento (construção a partir das portas básicas). d) Clique em Processing > Start > Start Analysis & Elaboration. e) Clique em Tools > RunEDASimulationTool > EDA RTL Simulation. Agora uma nova janela do software ModelSim-Altera se abrirá. f) Na janela do ModelSim-Altera dê um clique em work e depois de dois cliques sobre o arquivo half_adder. g) Selecione da janela Objects os sinais do circuito a testar. Depois disto de click em Add > To Wave > Selected Signals. h) Eleja um dos sinais de entrada (não mexer ainda com o sinal de enable) e mude o valor dele fazendo uso de Wave > Force e na janela que aparece indique um valor (0 ou 1). Repeta o mesmo para outras entradas e designe um valor para elas. Após isto, execute uma simulação de 10 ns digitando no prompt vsim> run 10. O que ocorre? i) Repita a etapa anterior, as vezes que for preciso, para que as entradas tenham outros valores e que se possa avaliar o comportamento do circuito. j) Repeta as etapas g e h com a restrição de se fazer com que o sinal de enable tenha um valor oposto ao que tinha antes (Caso tenha tido o valor de 0 lógico passará a ter o valor de lógico 1 e vice-versa). k) O QUE DEVE SER OBSERVADO: Analise as transições, os tempos envolvidos e se os valores finais de Carry (Generate) e Result (Propagate) estão corretos. Tenha certeza que tenha entendido a função de cada um dos tempos descritos no código VHDL. Tenha certeza que tenha entendido o uso de componentes (declaração e instanciação) e o sistema de hierarquia de módulos. 4

5 Simulação do comportamento do circuito full_adder. a) Comece uma nova sessão no Quartus II 9.1. b) Crie um projeto como o nome do circuito a testar (full_adder). Para isto clique em File>New Project Wizard. i. Aparecerá a janela de introdução do wizard. Pressione Next. ii. iii. iv. Indique o caminho do seu diretório de trabalho, por exemplo X:\ (Username do Aluno) \pratica_1\ projeto_full_adder); tanto o nome do projeto como da entidade top-level é full_adder. Pressione Next. Adicione o arquivo full_adder.vhd que contém o circuito a testar, além dos sub-circuitos que utiliza, os quais são: and_2.vhd, xor_2.vhd, and_3.vhd, or_2.vhd e HA_stru.vhd. Estabeleça o caminho dos arquivos (os quais estão no diretório VHDL_2), após o qual pressione Add. Depois, pressione Next. Selecione a família Cyclone II e o dispositivo EP2C35F672C6. Pressione Next. v. Selecione como tool de simulação: ModelSim-Altera e pressione Finish. vi. Na sub-janela de Project Navigator dê um clique em Files e arrastre o arquivo HA_stru.vhd e full_adder.vhd para deixá-los abaixo dos outros quatro (sendo o ultimo o full_adder.vhd). c) Utilize sub-janela de Project Navigator para abrir o arquivo full_adder.vhd e Observe: 1) os componentes; 2) a hierarquia entre as entidades; 3) o mapeamento (construção a partir half-adder). d) Clique em Processing > Start > Start Analysis & Elaboration. e) Clique em Tools > RunEDASimulationTool > EDA RTL Simulation. Agora uma nova janela do software ModelSim-Altera se abrirá. f) Na janela do ModelSimAltera dê um clique em work e depois de dois cliques sobre o arquivo full_adder. g) Selecione da janela Objects os sinais do circuito a testar. Depois disto de click em Add > To Wave > Selected Signals. h) Eeleja um dos sinais de entrada (não mexer ainda com o sinal de enable) e mude o valor dele fazendo uso de Wave > Force e na janela que aparece indique um valor (0 ou 1). Repeta o mesmo para outras entradas e designe um valor para elas. Após de isto execute uma simulação de 10 ns digitando no prompt vsim>run 10. O que ocorre? i) Repeta a etapa anterior, as vezes que for preciso, para que as entradas tenham outros valores e poda-se avaliar o comportamento do circuito. Qual é o efeito do sinal de entrada Ci no circuito? 5

6 j) Repeta as etapas h e i com a restrição de se fazer com que o sinal de enable tenha um valor oposto ao que tinha antes (Caso tenha tido o valor de lógico 0 passará a ter o valor de lógico 1 e vice-versa). k) O QUE DEVE SER OBSERVADO: Analise as transições, os tempos envolvidos e se os valores finais de Co e S estão corretos. Tenha certeza que tenha entendido a função de cada um dos tempos descritos no código VHDL. Tenha certeza que tenha entendido o uso de componentes (declaração e instanciação) e o sistema de hierarquia de módulos Modificação dos tempos do somador completo estrutural. a) Faca uma cópia do full_adder.vhd chamando-o de full_adder_modificado.vhd. Modifique os parâmetros de tempo de delay multiplicando-os por dez (X 10). b) Repeta todas as etapas desenvolvidas em 2.1.3, porém utilize o arquivo full_adder_modificado.vhd ao invés do full_adder.vhd, no subdiretório de projeto X:\ (Username do Aluno) \pratica_1\ projeto_full_adder_modificado. Mude os tempos de execução da simulação por um valor adequado para poder interpretá-las devido a modificação feita nos tempos de delay, c) O QUE DEVE SER OBSERVADO: Analise os tempos envolvidos nas transições. Entenda o que ocorreu. 6