CPU DE 8 BITS primeiro microprocessador evolução rápida, com a consolidação dos processadores de 8 bits

Transcrição

1 80x86

2 CPU DE 8 BITS 1971 primeiro microprocessador evolução rápida, com a consolidação dos processadores de 8 bits CPU 8008 (1972) CPU 8080 (1974) CPU Z-80 (1975) CPU 6502 (1975) CPU 8085 (1976)

3 CPU DE 16 BITS CPU IMP-16C (1976) NATIONAL CPU TMS 9000 (1976) TI CPU 8086 (1978) INTEL

4 é um processador de 16 bits igual ao 8086, mas com barramento externo de 8 bits. O 8088 é o processador do primeiro computador pessoal IBM-XT. Porquê o 8088 e não o 8086?

5 ARQUITECTURA 8086 O 8086 é constituído por duas unidades independentes EU Unidade de execução BIU Unidade de Interface de Barramento

6 ARQUITECTURA 8086 A EU e a BIU operam de modo assincrono A BIU efectua o interface de barramentos externos, gerando os endereços para memória e I/O. A EU efectua a descodificação e execução das instruções

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9 MODOS DE FUNCIONAMENTO O CPU 8086 foi projectado para funcionar em várias configurações: MODO MINIMO (1 CPU) MODO MÁXIMO ( Multi CPU) linha de controle MN/MX

10 LINHAS DO 8086 Linhas do 8086: Linhas de Endereços Linhas de Dados Linhas de Controlo e de Estado Linhas de Alimentação e de Temporização Algumas linhas são tri-state

11 CICLOS BARRAMENTO Definem a sequência com que são gerados os diversos sinais para acesso à memória e periféricos Controle por hardware do fluxo de dados entre o CPU e a memória e periféricos Funcionamento síncrono com um sinal de relógio (CLK)

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13 CICLOS BARRAMENTO O ciclo de barramento dura 4 ciclo de relógio, designados T1, T2, T3 e T4 Estado(s) de espera podem ser introduzidos entre os estados T3 e T4, designados Tw Isto pode surgir, quando o dispositivo seleccionado para a leitura memória ou I/O não for capaz de entregar os dado solicitado em T3 O dispositivo deve colocar a linha READY a nível baixo para solicitar Tw Enquanto READY estiver a nível baixo o T3 é prolongado.

14 CICLOS BARRAMENTO

15 LINHAS DE ENDEREÇOS E DADOS AD0..AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7

16 LINHAS DE CONTROLE E ESTADO Linhas dependentes do modo funcionamento Linhas independentes do modo de funcionamento *DEN (*S0) DT/*R (*S1) M/*IO (*S2) HOLD (*RQ/*GT0) HLDA (*RQ/*GT1) ALE (QS0) *INTA (QS1) *WR (*LOCK) *RD INTR READY NMI *TEST RESET

17 BARRAMENTO DADOS E ENDEREÇOS Os barramentos interligam diversos dispositivos ao CPU Devido à baixa capacidade de corrente do CPU é necessário a utilização de Buffers Para manter os endereços válidos durante o ciclo barramento é necessário a utilização de Latchs

18 LATCH NÃO INVERSORA 373 Latch Octal com saída tri-state. Síncrono no pulso ascendente.

19 BUFFER NÃO INVERSOR 244 Buffer octal tri-state.

20 TRANSCEIVER 245 Buffer transceiver octal tri-state

21 SEPARAÇÃO DE ENDEREÇOS Dados e endereços são multiplexados nas linhas AD0..AD15 e A16/S1..A19/S4 Utilização de Latch (74LS373), para fixar os endereços durante T1 ALE(CPU) LE (Latch) *OE(Latch) 0 Entradas em Di Saídas em Qi (barramento de endereços)

22 SEPARAÇÃO DE DADOS Utilização de transceiver para amplificador DEN(CPU) G(245) DT/*R(CPU) DIR (245)

23 PORTOS I/O /SEL Buffer /RD Porto de Entrada D0..D7 Latch /WR Porto de Saída

24 ESPAÇOS DE MEMÓRIA FFFFFH FFFFH 00000H 0000H Memória MAIN I/O Entrada/Saída A selecção do espaço de memória é efectuada pela linha M/IO

25 ORGANIZAÇÃO MEMÓRIA - MAIN Implementado como dois bancos de 512Kbytes Independentes: Banco Par, associado a endereços PAR Banco Ímpar, associado a endereços ÍMPAR

26 ORGANIZAÇÃO MEMÓRIA - MAIN As linhas A1..A19 seleccionam a posição de memória em cada banco. (são comuns aos blocos) A linhas A0 e /BHE, seleccionam os bancos A0=0 /BHE=0 Banco PAR Banco Ímpar

27 MEMÓRIA MAIN BANCO ÍMPAR BANCO PAR

28 TRANSFERÊNCIA EM ENDEREÇO PAR (8 BITS)

29 TRANSFERÊNCIA EM ENDEREÇO ÍMPAR (8 BITS)

30 TRANSFERÊNCIA EM ENDEREÇO PAR (16 BITS)

31 TRANSFERÊNCIA EM ENDEREÇO ÍMPAR (16 BITS) 1º CICLO BARRAMENTO 2º CICLO BARRAMENTO

32 ARRANJO DE MEMÓRIA (32 BITS) /BHE0 /BHE1 /BHE2 /BHE3 D0..D7 D8..D15 D D24..31

33 ESPAÇO MEMÓRIA I/O O espaço de endereçamento de I/O é de 64K 0000H..FFFFH Significa 64K posições de 8 bits ou 32K de 16bits

34 MAPEAMENTOS DE DISPOSITIVOS

35 DIAGRAMA DE BLOCOS DE I/O

36 Exemplo de I/O por mapeamento de memória

37 PORTOS I/O

38 PORTOS I/O

39 GESTÃO DA MEMÓRIA Se todos os registos internos do 8086 são de 16 bits como é efectuada o endereçamento de memória até 1M (sendo necessárias 20 linhas A0 a A19)? Resposta: SEGMENTAÇÃO DA MEMÓRIA

40 MEMÓRIA SEGMENTADA Cada posição é identificado por 2 registos de 16 bits, em que: Base aponta para uma área geral (SEGMENTO) Deslocamento aponta para o deslocamento dentro do segmento BASE:DESLOCAMENTO

41 MEMÓRIA SEGMENTADA O endereço físico que é o colocado nas linhas de A0..A19 num ciclo barramento são 20 bits, e é calculado por: Multiplicar a BASE por 16 (deslocamento à esquerda de 4 bits) Adicionar o valor do DESLOCAMENTO Um endereço físico tem inúmeras representações lógicas

42 MEMÓRIA SEGMENTADA

43 MEMÓRIA SEGMENTADA 002C: B:0013

44 REGISTOS Registos uso geral (EU) AX(AH,AL), BX(BH,BL), CX(CH,CL) e DX(DH,DL) Registos Ponteiros ou de índice (EU) SP, BP, SI, DI Registos de Flags (EU) FLAGS, IP Registos de Segmento e ponteiro instrução (BIU) CS, DS, SS, ES e IP