Provimento de Tolerância a Faltas em Redes-em-Chip

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1 Provimento de Tolerância a Faltas em Redes-em-Chip Fabrício Veiga, Cesar Albenes Zeferino Grupo de Sistemas Embarcados e Distribuídos Universidade do Vale do Itajaí (UNIVALI) Itajaí SC Brasil {fabricio.veiga,zeferino}@univali.br Abstract. With the advent of new technologies for manufacturing integrated circuits, such systems are increasingly complex including several components into a single silicon wafer. For the future of computer integrated systems, Networks-on-Chip (NoCs) emerge as the best alternative for high performance in communications. But these components are susceptible to faults resulting from heating, power surge, external radiation and others. Faults in a router or a network link can lead to the transfer of data or, depending on the nature of the fault, cause problems in routing packets, such as forwarding a packet to an incorrect destination or even prevention of a particular road network is used, resulting in system failures. A fault tolerant NoC should be able to detect a fault and prevent it from leading to system failure, ensuring the correct operation of the application. This article aims to implement mechanisms for injection, detection and recovery of faults in a NoC, which were modeled in SystemC and validated by simulation. As a result of this paper was performed to compare the techniques reproduced, measuring the overhead wires. Keywords: Network-on-Chip. Fault Tolerance. Reliability. Availability. Resumo. A fabricação de circuitos integrados está cada vez mais complexa incluindo diversos componentes em uma mesma pastilha de silício. Para o futuro desses sistemas computacionais integrados, as Redes-em-Chip (NoCs Networks-on-Chip) emergem como melhor alternativa para alto desempenho em comunicação. Porém esses componentes são suscetíveis a faltas decorrentes de aquecimento, sobrecarga de energia, radiação externa, entre outras. Faltas em um roteador ou em um enlace da rede podem resultar em transferência de dados corrompidos ou, dependendo da natureza da falta, provocar problemas no roteamento de pacotes, como o encaminhamento de um pacote para um destino incorreto ou mesmo o impedimento de que um determinado caminho na rede seja utilizado, resultando em falhas no sistema. Uma NoC tolerante a faltas deve ser capaz de detectar uma falta e evitar que ela leve a falhas no sistema, assegurando o correto funcionamento da aplicação. Este artigo visa a implementação de mecanismos de injeção, detecção e recuperação de faltas em uma NoC, os quais foram modelados em SystemC e validados por simulação. Como resultado deste artigo, foi realizada uma comparação entre as técnicas reproduzidas, mensurando o sobrecusto de fios. Palavras-chave: Redes-em-Chip. Tolerância a faltas. Confiabilidade. Disponibilidade.

2 1. Introdução Com o advento de novas tecnologias de fabricação de circuitos integrados, tais sistemas estão cada vez mais complexos, integrando memórias, processadores, controladores e periféricos em um único chip, os quais são denominados Systems-on-Chip (SoC). Para atender a requisitos de mercado, especialmente quanto ao tempo de projeto, os componentes de um SoC devem ser baseados em modelos de hardware reutilizáveis préprojetados e pré-verificados, os quais são chamados núcleos ou cores [Gupta e Zorian 1997]. A infra-estrutura de comunicação atualmente baseada em barramentos compartilhados possui paralelismo limitado e não escaláveis, não atende os requisitos previstos para futuros SoC com diversos núcleos integrados [Zeferino 2003b]. As Redes-em-Chip ou Networks-on-Chip (NoCs) surgem como uma solução para o problema mencionado e apresentam como vantagens o fato de serem reutilizáveis, possuírem largura de desempenho escalável e oferecerem paralelismo em comunicação. Um NoC é constituída por roteador e enlaces ponto-a-ponto que interconectam esses roteadores e os ligam aos núcleos de processamento. Esses componentes de comunicação são suscetíveis a faltas, sejam elas decorrentes de eventos de aquecimento, sobrecarga de energia ou radiação externa, entre outras. Ao ocorrer uma falta em roteador ou em um enlace da rede, as rotas baseadas no componente que sofreu a falta podem ser comprometidas, afetando o funcionamento do sistema como um todo. Uma NoC tolerante a faltas deve ser capaz de detectar essa falta e evitar que ela leve a uma falha do sistema e a um mal funcionamento da aplicação. Neste artigo é apresentando uma solução proposta que consiste em aplicar técnicas de tolerância a faltas na rede SoCIN e aumentar a disponibilidade da rede. No contexto de NoCs, o Grupo de Sistemas Embarcados e Distribuídos da Universidade do Vale do Itajaí (GSED-UNIVALI) possui um projeto na área de NoCs denominado SoCIN (SoC Interconnection Network). Até o momento, não foram desenvolvidos mecanismos para prover tolerância a faltas no âmbito do GSED. As técnicas foram implementadas em um modelo de simulação da rede a fim de permitir a injeção de faltas e a avaliação da capacidade da rede em detectar e se recuperar dessas faltas. Este artigo está organizado como segue. A Seção II apresenta conceitos básicos sobre NoC. Seção III são apresentados trabalhos relacionados, fornecendo uma visão do cenário de pesquisa sobre tolerância a faltas em NoCs. Seção IV é descrita a contribuição. Os resultados obtidos são descritos na Seção V. Finalmente, Seção VI, conclui o artigo. 2. Conceitos básicos em Redes-em-Chip Segundo Zeferino (2003a), uma NoC pode ser definida como um conjunto de roteadores e canais ponto-a-ponto que interligam os núcleos de um SoC, a fim de prover comunicação entre esses núcleos. As NoCs são baseadas em arquiteturas de redes de interconexão usadas em computadores paralelos e são constituídas por roteadores e enlaces. Um enlace é descrito como uma ligação entre dois roteadores e pode possuir um ou dois canais físicos unidirecionais. Os enlaces são constituídos por dois canais unidirecionais opostos, sendo utilizados de forma a permitir transferência simultânea de informação nas duas direções. O modelo de comunicação geralmente utilizado em sistemas baseados em NoC é o da troca de mensagem, através do envio e recebimento de mensagens de solicitação e

3 resposta. Uma mensagem é constituída por um cabeçalho, contendo informações de roteamento e controles, uma carga útil, composta pelo conteúdo da mensagem, e por um terminador, contendo informações para sinalização do fim da mensagem. O componente construtivo de uma NoC é o seu roteador. Zeferino (2003a) afirma que o roteador tem a função de encaminhar mensagens ou pacotes transferidos pela rede. Segundo Brião (2008) um roteador é composto basicamente de uma estrutura de chaveamento, canais de entrada e saída, um módulo de controle e elementos de armazenamento temporário conhecidos como buffers, presentes nas entradas e saídas dos canais. Uma NoC pode ser caracterizada por sua topologia, roteamento, controle de fluxo, chaveamento e arbitragem conforme sua utilização (Zeferino 2003a). A Tabela 1 resume essas características de uma NoC bem como sua definição ou função. Característica Topologia Roteamento Chaveamento Controle de fluxo Arbitragem Memorização 3. Trabalhos relacionados Tabela 1. Características de uma rede-em-chip Definição ou Função Define a disposição dos roteadores e enlaces sob forma de um grafo Determina um caminho dentro do grafo que uma mensagem percorre Define como e quando um canal de entrada de um roteador é conectado a um canal de saída selecionado pelo algoritmo de roteamento Gerencia a alocação de canais e buffers para uma mensagem que atravessa o grafo Determina qual canal de entrada pode utilizar um determinado canal de saída do roteador Define como e onde serão armazenadas mensagens bloqueadas em um roteador Pullini et al. (2005) analisaram o sobrecusto de prover tolerância a faltas transitórias (crosstalk, ruído de fonte de alimentação, interferência eletro-magnética e soft-errors) no mecanismo de controle de fluxo de uma NoC. Os autores avaliaram três estratégias de controle de fluxo utilizadas em enlaces longos que requerem repetidores: (i) STALL/GO; (ii) T-Error; e (iii) ACK/NACK. Com base nesses resultados, os autores concluíram que STALL/GO possui um sobrecusto menor e um melhor desempenho, porem é mais suscetível a faltas. O T-Error pode ser implementado para melhorar o desempenho do enlace ou para melhorar a confiabilidade do sistema, porém não traz benefícios para o mesmo quando o número de estágio de pipeline é reduzido. A técnica de ACK/NACK oferece um suporte mais extensivo para manipulação faltas, mas apresenta um maior sobrecusto de potência e da área. Em outro cenário, quando o enlace é curto ou os congestionamentos são relativamente baixos, o aumento da latência percebida na aplicação tornou-se insignificante quando usado o ACK/NACK. Frantz et al. (2006) avaliaram os efeitos e os impactos sobre faltas decorrentes do processo de fabricação de componentes em NoCs, do aumento da freqüência de operação do circuito e da radiação presente no espaço do ambiente no serviço de chaveamento. Os autores desenvolveram um mecanismo de injeção de faltas baseado nos modelos de falta de erro transitório de bit (para faltas de crosstalk) e de soft-error (para faltas do tipo SEU Single Event Upset). Um mecanismo simula os efeitos de SEU em componentes relacionados com a memória. Um segundo mecanismo simula os efeitos de crosstalk no enlace utilizando o modelo Maximal Aggressor Fault (MAF). Para avaliação, foi implementado um mecanismo de injeção de faltas constituído de dois blocos: Gerador Randômico (RG Random Generator), que produz padrões pseudo-aleatórios que são decodificados pelo bloco Gerador de Máscara (MG Mask

4 Generator), responsável por gerar todos os sinais de falta habilitados. Com os resultados obtidos, os autores concluíram que a ocorrência de tais faltas pode afetar o funcionamento correto de uma NoC. No estudo, os autores não apresentaram nenhuma solução para prover tolerância a faltas. Koibuchi et al. (2008) propuseram um mecanismo leve tolerante a faltas baseado em um caminho padrão de backup (DBP Default Backup Path) para prover alta confiabilidade em uma NoC. A fim de manter a conectividade da rede, o mecanismo implementado fornece um caminho alternativo como backup entre determinadas portas do roteador e dos núcleos para contornar uma falta permanente no crossbar do roteador. Os experimentos de simulação realizados mostraram que o mecanismo assegura uma baixa degradação no desempenho da rede na medida em que aumenta o número de faltas nos roteadores. Braga, Cota e Lubaszewski (2009) trataram faltas ocorridas nos enlaces em uma arquitetura de NoC utilizando técnicas de codificação e retransmissão de dados para a detecção e/ou correção de erros. Foram abordadas três técnicas de tolerância a faltas aplicadas no canal de comunicação: (i) abordagem de paridade única; (ii) abordagem de retransmissão única; e (iii) abordagem de transmissão utilizando codificação Hamming. Os autores avaliaram o impacto das três técnicas no sobrecusto de fios do canal do enlace e no atraso de propagação de sinais pelo enlace. Lucas e Moraes (2009) propuseram um mecanismo de recuperação de erros devido a efeitos de crosstalk em nível em flits para aumentar a confiabilidade de uma NoC. Os autores trataram de faltas de crosstalk nos enlaces entre roteadores utilizando um mecanismo de codificação CRC (Cycle Redundancy Check) para detecção de faltas, retransmitindo flits quando da ocorrência de uma falta no próximo ciclo de clock. Para avaliação de desempenho, foi utilizado um simulador SystemC/VHDL da rede Hermes e os resultados mostraram que, num cenário de pior caso, o sobrecusto na latência foi de 17%. A Tabela 2 apresenta um resumo comparativo das soluções abordados na literatura sobre o tipo de falta, NoC de referência, componente tratado, técnica e solução utilizada, ambiente de simulação e experimentos e modelo de falta. Tabela 2. Tabela comparativa das soluções abordadas na literatura Tipo de Falta NoC Componente Solução Experimentos Modelo de Falta Pullini et al. (2005) Frantz et al. (2006) Koibuchi et al. (2008) Braga et al. (2009) Lucas e Moraes (2009) Crosstalk e Soft-Error Crosstalk e Soft-Error Permanente xpipes Mesh 2-D Mesh 2-D Enlace e Roteador Enlace e Roteador Crossbar Transitória SoCIN Enlace Crosstalk Hermes Enlace STALL/GO, ACK/NACK e T-Error Plataforma virtual xpipes - ModelSim Caminho padrão de backup Codificação e Retransmissão Recuperação de erros em CRC Simulador C++ VHDL / FPGA - SystemC / VHDL SEU e Crosstalk SEU e Crosstalk - Crosstalk

5 A contribuição deste trabalho é o desenvolvimento, validação e análise de detecção de erros e técnicas de recuperação para NoC. Como arquitetura de referência, foi utilizada NoC SoCIN, desenvolvida por Zeferino (2003b). 4. Desenvolvimento Para desenvolvimento do trabalho seguiu uma metodologia bottom-up, na qual os componentes são construídos e integrados de forma incremental do nível mais baixo ao nível mais alto da hierarquia do projeto. Foram realizadas adaptações no projeto do roteador ParIS (Parameterizable Interconnect Switch) afim de prover tolerância a faltas transitórias, mais especificamente faltas transitórias de erro de bit. Para modelagem de cada componente, foi utilizada a biblioteca SystemC, e foram feitos testes unitários baseados em simulação para cada um dos componentes elaborados e modificados. À medida que esses componentes ficavam prontos, eles eram integrados e novamente testados Módulo Sabotador O módulo Sabotador foi desenvolvido para controlar a injeção de faltas na rede SoCIN durante o processo de simulação. Esse módulo é responsável pelo monitoramento de dados transmitidos em cada canal da rede e desempenha a função de modificar o valor de alguns bits de dados simulando o efeito de crosstalk. Em cada enlace da NoC, é conectado um módulo Sabotador. O modelo de falta MAF, descrito por Lucas e Moraes (2009), foi utilizado como referência para implementação deste módulo. Todos os possíveis efeitos de crosstalk através deste modelo de falta são apresentados na Figura 1. Este modelo reduz o conjunto de faltas considerando as combinações do pior caso. Figura 1. Possíveis efeitos de crosstalk no modelo MAF. Neste modelo de falta, apenas quatros tipos de faltas podem ocorrer: Pico positivo: ocorre quando todas as linhas agressoras estão em transição simultaneamente de 0 para 1 e a linha vítima está em 0. Pico negativo: ocorre quando todas as linhas agressoras estão em transição simultaneamente de 1 para 0 e a linha vítima está em 1 ; Atraso de descida: ocorre quando todas as linhas agressoras estão em transição simultânea de 1 para 0 e a linha vitima está em transição de 0 para 1 ; e Atraso de subida: ocorre quando todas as linhas agressoras estão em transição simultânea de 0 para 1 e a linha vítima está em transição de 1 para 0.

6 4.2. Implementação da Técnica de Paridade Para desenvolvimento, foram realizadas modificações nos módulos de recepção (Xin) e de transmissão (Xout) do roteador para comportar o circuito de cálculo de paridade, adição do fio de paridade e do fio de erro. A técnica de paridade implementada utiliza um bit de paridade calculado no canal de saída no módulo Xout. A cada dado transmitido, é acrescentado um bit de modo que o total de bits em 1 seja par (paridade par). Para o cálculo da paridade, realizado exclusivamente sobre os bits de dados, foi desenvolvido um circuito dedicado para esta operação. A paridade é transmitida no momento do envio dos bits de dados pelo transmissor. O receptor, ao receber os bits de dados e o bit de paridade, realiza novo cálculo de paridade no canal de entrada (Xin) e compara o bit de paridade enviado. Se forem iguais, os bits de dados estão corretos, os dados são recebidos pelo receptor que sinaliza sucesso no recebimento (sinal ret). No outro caso, o receptor envia um sinal de erro (sinal error) para o transmissor informando uma falta na transmissão dos dados e os bits de dados devem ser retransmitidos. A Figura 2 ilustra a interconexão utilizando esta abordagem, na qual foram adicionados os fios de erro (sinal error) e de paridade (sinal parity). Figura 2. Esquema do bloco da abordagem da técnica de paridade única. Apesar do baixo custo e impacto reduzido no desempenho, caso haja um número par de bits com erro, a técnica não consegue detectar, pois a verificação de bits em 1 do dado recebido permanecerá par. Devido a este cenário, esse método torna-se ineficiente quando dois ou mais bits são induzidos por crosstalk Implementação da Técnica de CRC Assim como na técnica de paridade, foram realizadas modificações em cada canal unidirecional dispostos no enlace, sendo acrescentado: 1 fio de CRC para cada 4 fios de dado (ex.: 8 fios para 32 fios de dado) ; e 1 fio de sinalização de erro. Além das alterações nos canais do enlace da NoC SoCIN, foram modificados os módulos Xout, no qual foi implementado o componente de codificação de dados, e o módulo Xin, no qual foi implementado implementado o componente de decodificação de dados.

7 Através do codificador CRC, o módulo Xout desempenha a função de enviar os dados codificados em CRC para o receptor, gerando um código CRC com 1 bit para cada 4 bits de dados. Esta ação ocorre no momento do envio dos bits de dado. O módulo Xin computa os dados recebidos, pelo circuito decodificador CRC, e compara os bits de CRC recebidos com os bits de CRC gerados localmente. Se os bits de CRC foram iguais, o dado então é recebido pelo receptor habilitando o sinal de wr. Para caso dos bits de CRC serem diferentes, o receptor envia um sinal de erro ao transmissor, para que seja feita a retransmissão do dado. Para evitar que o dado corrompido seja escrito no buffer de entrada do roteador receptor (canal de entrada), o decodificador CRC desativa o sinal de escrita, após o envio do sinal de erro. Pelo lado do transmissor, o sinal de erro recebido desabilita o comando de leitura do dado do buffer de saída (rd) e, dessa forma, o dado que foi transferido com erro é mantido no buffer e retransmitido pelo canal. A Figura 3 ilustra a disposição dos componentes CRC adicionados nos módulos Xout e Xin (roteador 0 e roteador 1), o fio de erro e oito fios de CRC. No módulo Xin, também foi adicionado um circuito para comparação dos bits de CRC enviados pelo transmissor e dos bits de CRC gerados localmente. Figura 3. Esquema do bloco da abordagem de técnica de CRC única. O sobrecusto estimado no roteador é basicamente para o par codificador e decodificador alocados em cada porta do mesmo. Os buffers não sofreram alterações de área ou desempenho para esta técnica abordada. Para identificar essas métricas, seria necessária uma implementação em VHDL (ou Verilog) e a síntese em silício, o que foge do contexto proposto neste trabalho. 5. Experimentos e resultados Nesta seção apresenta os experimentos e resultados obtidos através da simulação da técnica de CRC e da técnica de paridade no enlace e nos módulos Xin e Xout. Para análise da simulação, foi utilizada a ferramenta de gráfico de onda GTKWave Técnica de CRC A Figura 4 ilustra o comportamento da técnica de CRC implementada no enlace e nos módulos Xin e Xout da interface de rede do roteador. Os eventos identificados pelos retângulos numerados são descritos logo a seguir. 1 Segundo Bybell (2010), GTKWave é uma ferramenta para visualização de formas de onda geradas pela execução de aplicações descritas no nível RTL.

8 Figura 4. Comportamento dos sinais na técnica de CRC em gráfico de onda 1. O dado 0x000000EF é injetado no enlace pelo transmissor (Xout) através do sinal data_wire. O Sabotador detecta a ocorrência de uma condição do modelo MAF e injeta uma falta no enlace, invertendo um bit do penúltimo dígito (dado = 0x000000FF no sinal data_sb_wire). 2. Os sinais val_wire e ret_wire estão ativos simultaneamente, caracterizando a transferência do dado. No entanto, o receptor (Xin) detecta e sinaliza o erro (sinal error_wire), o que desabilita a escrita do dado no buffer receptor e o consumo do dado do buffer do transmissor (sinais wr_wire e rd_wire em 0). 3. O dado é injetado novamente no enlace pelo transmissor, porém o Sabotador não inverte nenhum bit. Com isso o dado é transferido com sucesso, o que é representado pelo sinal erro_wire em 0 e pelos sinais wr_wire e rd_wire em Um novo dado (0xABCEDF01) é injetado no enlace pelo transmissor (Xout) através do sinal data_wire. O Sabotador detecta a ocorrência de duas condições do modelo MAF e injeta duas faltas no enlace, invertendo dois bits de diferentes dígitos (dado = 0xABCFFF01 no sinal data_sb_wire). 5. Os sinais val_wire e ret_wire estão ativos simultaneamente, caracterizando a transferência do dado. No entanto, o receptor (Xin) detecta e sinaliza as duas mudanças de bit, ativando o sinal error_wire, o que desabilita a escrita do dado no buffer receptor e o consumo do dado do buffer do transmissor (sinais wr_wire e rd_wire em 0). 6. O dado é injetado novamente no enlace pelo transmissor, porém o Sabotador não inverte nenhum bit. Com isso o dado é transferido com sucesso, o que é representado pelo sinal erro_wire em 0 e pelos sinais wr_wire e rd_wire em 1.

9 5.2. Técnica de Paridade A Figura 5 ilustra o comportamento da técnica de paridade implementada no enlace e nos módulos Xin e Xout da interface de rede do roteador. Os eventos identificados pelos retângulos numerados são descritos abaixo, descrevendo-se aqueles que diferem do exemplo anterior. 1. Idem ao anterior 2. Idem ao anterior 3. Idem ao anterior 4. Os sinais val_wire e ret_wire estão ativos simultaneamente, caracterizando a transferência do dado. Porém, diferentemente do exemplo anterior, o receptor (Xin) não detecta a mudança de uma quantidade par de bits e não ativa o sinal error_wire, validando a transferência do dado, o que é indicado pelos sinais wr_wire e rd_wire em 1. Figura 5. Comportamento dos sinais na técnica de paridade em gráfico de onda Sobrecustos Segundo Lucas e Moraes (2009), a abordagem do circuito de CRC possibilita a detecção e recuperação de 93,75% de todos os possíveis padrões de erros. Tanto para a técnica de paridade quanto para a técnica de CRC, é apresentado na Tabela 3 um sobrecusto de fios no enlace em comparação a quantidade de fios da NoC com Paridade e da NoC com CRC, com n bits de dados mais 2 bits de controle (bop e eop). Para ambas as técnicas, foi alocado um fio para sinal de erro contabilizado na Tabela 3. Tabela 3. Comparação de sobrecusto de fios # de bits NoC com Paridade NoC com CRC 6 (4+2) (8+2) (16+2) (32+2) 2 9

10 As avaliações do custo de silício, impactos de retransmissão na latência e do aumento de potência não foram abordadas nos experimentos de simulação e conseqüentemente, na obtenção de resultados. 6. Conclusões e trabalhos futuros O artigo proposto visou investigar a implementação de mecanismos de tolerâncias a faltas na rede SoCIN. Os trabalhos realizados evidenciaram limitações e o sobrecusto de fios da técnica de paridade quando comparada à técnica de CRC. Para tal, foram realizados estudos sobre confiabilidade de sistemas computacionais bem como a identificação e a compreensão dos conceitos básicos de tolerâncias a faltas. A leitura de artigos, dissertações e teses sobre NoCs e tolerância a faltas em NoCs foram feitas para compreender o funcionamento de uma NoC, as arquiteturas dos seus roteadores e as soluções de tolerância a faltas adotadas em NoCs. Após os estudos, diversas análises foram efetuadas de forma a delimitar o escopo deste artigo e identificar o tipo de falta e as técnicas de tolerância a faltas a serem implementadas na rede SoCIN. Como trabalhos futuros, sugerem-se a integração das técnicas de tolerância a faltas em um modelo de simulação de uma NoC, a avaliação do custo de silício, impactos de retransmissão na latência e do aumento de potência, além da síntese em lógica programável. 7. Referências Brião, E. W.. Métodos de exploração de espaço de projeto em tempo de execução em sistemas embarcados de tempo real soft baseados em redes-em-chip Teste (Doutorado) Programa de Pós-Graduação em Computação. Universidade Federal do Rio Grande do Sul, Porto Alegre, Bybell, T.. (2010) GTKWave Electronic Waveform Viewer, Julho. De Micheli, G. e Benini, L.. Networks-on-Chip: technology and tools Amsterdam: Boston: Elsevier: Morgan Kaufmann Publishers, Frantz, A. P., Carro, L., Cota, E. and Kastensmidt, F. L.. Evaluating SEU and Crosstalk effects in Network-on-Chip Routers. In: IEEE International On-Line Testing Symposium IOLTS, 12., Lake of Como, Proccedings Lake of Como: IOLTS, p Gupta, R. e Zorian, Y.. Introducing core-based system design". IEEE Design & Test of Computers, [S.1.], v. 14, n. 4, p , Oct-Dec Jantsch, A. e Tenhunen, H. (Eds.). Networks on Chip. Boston: Kluwer Academic Publishers, p. Lucas, A. H. e Moraes, F. G.. Crosstalk fault tolerant NoC design and evaluation. In: IEEE Internacional Conference On Very Large Scale Integration IFIP, 2009, Florianopolis. Proccedings... Florianópolis: VLSI-SoC Koibuch, M. et al., A Lightweight Fault-Tolerant Mechanism for Network-on-Chip. In: IEEE Internacional Symposium On Network-On-Chip NOCS, 2008, Newcastle. Proccedings Washington: IEEE Computer Society

11 Pullini, A. et al., Fault tolerant overhead in Network-on-Chip flow control schemes. In: Simposium On Integrated Circuits and Systems SBCCI, 18., 2005, Florianópolis. Proceedings... New York: ACM Press, p Zeferino, C. A.. Introdução às redes-em-chip. In: Güntzel, José; Franco, Denis; Reis, Ricardo. (Org.). V Escola de Microeletrônica Sul (livro texto). Porto Alegre: SBC, 2003a. p Zeferino, C. A.. Redes-em-Chip: arquiteturas e modelos para avaliação na área de desempenho Tese (Doutorado) Programa de Pós-Graduação em Computação, Universidade Federal do Rio Grande do Sul, Porto Alegre, 2003b.