Sobre Projeto no Nível RT: Bloco de controle: Bloco operativo:

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1 Sobre Projeto no Nível RT: 1. No projeto no n.vel RT (register-tranfer) n.s trabalhamos a partir da divis.o cl.ssica "bloco operativo e bloco de controle". Explique: [1,5 pontos] (a) O que., e qual. a funcionalidade do bloco operativo e do bloco de controle? Bloco de controle: é construído com uma lógica que determina a sequência que o processamento de dados é realizado no datapath. Bloco operativo: consiste na lógica de processamento e um conjunto de registradores que realizam processamento de dados. (b) Quais s.o as vantagens de uso desta metodologia no projeto de sistemas digitais? possibilita o uso compartilhado de recursos; facilidade de documentação, entendimento e expansão dos projetos; diferentes alternativas de implementação, permitindo vários níveis de abstração; redução do tempo e custo do projeto; eliminação de erros de baixo nível do projeto; redução da área final do chip. 2. Um sistema possui os seguintes registradores com seus respectivos tamanhos e valores armazenados: R0 (8 bits) com o valor 5 (decimal), R1 (8 bits) com o valor -5 (decimal), R2 (16 bits) com o valor 17 (decimal) e R3 (16 bits) com o valor -2 (decimal). Os valores armazenados nos registradores utilizam representa..o em complemento de 2. (a) Qual. a opera..o l.gica que deve ser executada e qual a m.scara para limpar todas as posi..es pares de bits (as posi..es s.o de 15 a 0 da esquerda para direita) do registrador R2? Operação lógica: AND Máscara: = (b) Qual. a opera..o l.gica que deve ser executada e qual a m.scara para complementar os quatro bits mais. direita do registrador R1? Operação lógica: XOR Máscara: = 0F 16 (c) Assumindo os valores armazenados nos registradores (descritos no cabe.alho da quest.o), qual ser. o valor armazenado nos registradores R0, R1, R2 e R3 ap.s a execu..o das seguintes microopera..es (executadas em tr.s ciclos de clock em sequencia Ca, Cb e Cc)? Ca: R2 R3, R3 R2, R0 R1, R1 R0 Cb: R1 R3(11:4) + R0 Cc: R3(15:8) R1, R1 R0

2 Operação Valores iniciais: R0=5 (8b) R1=-5 (8b) R2=17 (16b) R3=-2 (16b) R2=R3 R3=R2 R0=R1 R1=R0 R1=R3(11:4)+R0 R3=17 10 = R3(11:4)=1 10 = R0=-2 R1=R3(11:4)+R0 R1=1 10 +(-2 10 ) R1=-1 10 R1= R3(15:8)=R1 R1=-1 10 R1= R3=17 10 = R3(15:8)= R3(15:8)=R1 R3(15:8)= R3= R3= Valores Ca R0=-2 R1=-5 R2=5 R3=17 Cb R0=-2 R1=-1 R2=5 R3=17 Cc R0=-2 R1=-2 R2=5 R3=239 R1=R0 R1=-2 (d) Considerando que cada uma das transfer.ncias acima devem ocorrer simultaneamente, qual. o n.mero m.nimo de barramentos que pode ser utilizado para implementar este conjunto de transfer.ncias? Explique (assuma que cada registrador pode possuir somente um barramento simples como entrada). R0(8b) R1(8b) R2(16b) R3(16b) R2=R3 -> 16 bits R3=R2 -> 16 bits R0=R1 -> 8 bits R1=R0 -> 8 bits Ca 2 barramentos de 16 bits e 2 de 8 bits

3 R1=R3(11:4)+R0 -> 8 bits R3(15:8)=R1 -> 8 bits R1=R0 -> 8 bits Cb 3 barramentos de 8 bits Cc 2 barramentos de 8 bits Pior caso: 4 barramentos Sobre Hierarquia de Memória: 3. Descreva as caracter.sticas gerais de um programa que exibiria quantidades muito altas de localidade temporal, mas muito pouca localidade espacial com rela..o a buscas de instru..es. Forne.a um programa de exemplo (pode ser em pseudoc.digo). Neste programa uma grande quantidade de dados e instruções são acessados de maneira repetitiva, geralmente através de laços. O programa também apresentaria curtos trechos de dados (registros e matrizes) e instruções sequenciais. Exemplo: N=10; a=0; for (i=0; i<n; i++) a=a+2; 4. A equa..o do Tempo de Acesso M.dio a Mem.ria (AMAT - Average Memory Access Time) possui tr.s componentes: hit time (tempo de acerto), miss rate (taxa de falhas) e miss penalty (penalidade de falha). Average Memory Access Time = Time for a hit + Miss rate Å~ Miss penalty Para cada uma das seguintes otimiza..es, indique qual o componente da equa..o que. melhorado e apresenta a justificativa: [1,5 pontos] Cache miss rate (taxa de ausências) Número de ausências dividido pelo número de acessos ao cache. Cache hit time (tempo de acesso ao cache) Tempo entre fornecimento de endereço à cache e a obtenção do dado Cache miss latency (latência de ausência) Tempo para obtenção de um dado não disponível na cache Neste caso é necessário buscar o dado no próximo nível da hierarquia de memória Quando existem vários caches se refere a um valor médio da latência de ausência Cache miss penalty Diferença entre o tempo de acesso ao cache e a latência de ausência Representa o tempo adicional que o processador para aguardando por dados da cache

4 Utilizando uma cache n.vel 2 (L2); Reduz a penalidade de ausência (miss penalty). Se o dado é encontrado na cache de nível 2, a penalidade de falha é bem menor que o tempo necessário para acessar a memória principal. Utilizando uma cache diretamente mapeada; Evitar a tradução de endereços quando a cache está sendo indexada causa a redução do tempo de acesso ao cache (hit time mais rápido) Pode levar a um alto miss rate, dado que dois blocos referenciados continuamente por um mesmo programa podem ser mapeados em uma mesma posição na cache. Utilizando blocos maiores: Aumentar o tamanho de bloco normalmente diminui a taxa de falhas (miss rate), pois blocos maiores exploram a propriedade de localidade espacial. O aumento do tamanho do bloco também aumenta o custo de uma falha (miss). Aumentando o tamanho do bloco aumenta-se o miss penalty. 5. Considerando uma taxa de falhas na cache de instru..es para um programa seja de 2,5% e uma taxa de falhas na cache de dados de 3,5%. Se um processador possui um CPI de 2,5 sem qualquer parada (stall) de mem.ria, a penalidade da falha. de 200 ciclos para todas as falhas e a freqü.ncia de loads e stores no programa. de 25 %. Determine quanto tempo (em segundos) um programa que executasse de instru..es em um processador com uma freqü.ncia de rel.gio de 800MHz necessitaria executar a mais do que sem falhas na cache (considere que as depend.ncias n.o provoquem hazards no pipeline).

5 CPI ideal=2,5 sem qualquer parada (stall) de memória Tempo_Ciclo=1/800MHz Número_Instruções= Instruction Miss Rate=2,5% Loads/Inst=25% Stores/Inst=25% Instruction Miss Penalty=200 ciclos para todas as falhas Store Miss Penalty=200 ciclos para todas as falhas Load Miss Penalty=200 ciclos para todas as falhas Store Miss Rate=3,5% Load Miss Rate=3,5% Stalls Memória/Instr = Instruction Miss Rate x Instruction Miss Penalty + Loads/Inst x Load Miss Rate x Load Miss Penalty + Stores/Inst x Store Miss Rate x Store Miss Penalty Stalls Memória/Instr = 0,025 x ,25 x 0,035 x ,25 x 0,035 x 200 Stalls Memória/Instr = 8,5 Tempo_Execução = Número_Instruções x Tempo_Ciclo x (CPI ideal + Stalls_Memória/Instr + Outros_Stalls/Instr) Tempo_Execução= x 1/800MHz x (2,5 + 8,5) Tempo_Execução=2,75 segundos 6. Projete uma cache de dados de tamanho de 512KB conjunto associativa com duas vias que utiliza endere.os de 32 bits e 32 bytes por bloco e utiliza uma mem.ria endere.a a bytes. Calcule (mostre como chegou aos n.meros): [2,0 pontos] (a) Quantos bits s.o utilizados para o offset? (b) Quantos bits s.o utilizados para o.ndice? (c) Quantos bits s.o utilizados para a tag? (d) Construa um diagrama desta cache. 7. Um processador possui uma TLB de 16 entradas e usa p.ginas de 4KB. Quais s.o as conseqü.ncias de desempenho desde sistema de mem.ria se um programa acessar pelo menos 2MB de mem.ria ao mesmo tempo? Alguma coisa pode ser feita para melhorar o desempenho? Alcance da TLB A quantidade de memória acessível a partir da TLB. Alcance da TLB = (Tamanho da TLB) X (Tamanho da Página) Neste caso, o alcance da TLB é de 64Kb. Como o alcance é baixo tornará o acesso mais lento, causado por um número elevado de buscas da moldura de página na tabela de páginas da memória. Isto resulta em um hit-ratio (porcentagem de referências à memória satisfeitas pelo TLB) baixo, reduzindo o desempenho do sistema. Para melhoria do desembpenho poderia-se usar uma TLB de 512 entradas, aumentando o alcance da TLB para 2MB. Sobre Arquitetura de Processadores: 8. Conceitue e explique os conceitos e diferen.a em rela..o as arquiteturas descritas

6 abaixo. Fa.a uma an.lise em rela..o (dados um conjunto hipot.tico de benchmarks) a desempenho e efici.ncia energ.tica: Falta Benchmark (a) Arquitetura superescalar; Uma CPU de arquitetura superescalar implementa uma forma de paralelismo em um único chip, permitindo assim o sistema como um todo rodar muito mais rápido do que seria possível em caso contrário para uma mesma determinada velocidade de clock. Uma arquitetura de superescalar busca, executa, e retorna resultados de mais que uma instrução (padrão) durante uma única etapa de pipeline (tipicamente isto significa um único ciclo de clock). Características: Processador com n pipelines de instrução replicados; Contém lógica em HW para determinar dependências verdadeiras envolvendo registradores; Contém recursos para iniciar múltiplas instruções em paralelo; Alguns casos permitem execução de instruções fora de ordem (necessita de unidade de reordenação ao término da execução) (b) Arquitetura VLIW (Very Long Instruction Word); A arquitetura VLIW executa operações em paralelo baseado em um escalonamento fixo determinado em tempo de compilação. Uma vez que a ordem de execução das operações é determinada pelo compilador (escalonamento por software), o processador não precisa efetuar essa tarefa diminuindo assim a complexidade do hardware. Características: Compilador descobre instruções que podem executar em paralelo; Não necessita verificar dependências em tempo de execução; Sem necessidade de escalonamento em tempo de execução; Múltiplas instruções contendo múltiplos fluxos de operação independentes. (c) Arquitetura MultiThread. Duas ou mais threads podem executar virtualmente de forma simultânea no mesmo processador. Comparação VLIW x Superescalar: VLIW Descoberta do paralelismo: - em tempo de compilação - pelo compilador HW mais simples Maior suporte pelo compilador (mais complexo) Superescalar Descoberta do paralelismo: - em tempo de execução - por um HW dedicado HW mais complexo O compilador não é complexo

7 Comparação MultiThread x Superescalar: Superescalar Há a execução de apenas um processo e uma thread por vez. A partir desta thread, várias instruções podem ser buscadas por ciclo para o preenchimento das unidades funcionais. MultiThread Estes processadores contêm hardware adicional para guardar os estados de várias threads. Em um ciclo qualquer o processador executa instruções originárias de uma thread. No próximo ciclo, há um chaveamento de contexto para a próxima thread, da qual as instruções serão buscadas, e assim sucessivamente. A principal vantagem deste tipo de processador é a melhor tolerância com operações de longa latência 9. Explique e apresente as poss.veis vantagens de desvantagens das t.cnicas de escalonamento utilizadas nos processadores superescalares e em processadores VLIW. Vantagens: Hardware detecta um paralelismo potencial entre as instruções, tenta despachar algumas instruções assim que possível em paralelo e resolve o renomeamento de registradores, diminuindo bastante a carga no banco de registradores. Nestes processadores há a compatibilidade binária, pois, quando são adicionadas novas unidades funcionais numa nova versão da arquitetura ou outras melhorias, elas devem ser feitas apenas na arquitetura (sem mudar as instruções), assim os programas antigos podem se beneficiar do potencial de paralelismo adicionado. Desta forma o novo hardware poderá despachar a sequência antiga num modo muito mais eficiente sem alteração do código. Desvantagens: A arquitetura superescalar possui uma complexidade maior, além de muito hardware necessário para detecção de desvios em tempo de execução, pois existe um limite na distância da janela que pode ser feita com esta arquitetura. O consumo de energia pode ser muito maior devido a grande complexidade das estruturas inseridas. 10. Considerando arquitetura superescalares, explique as limita..es na explora..o do ILP em rela..o ao tamanho de janela, efeitos dos desvios e efeito do tamanho do banco de registradores. Tamanho de janela A existência da janela de instruções permite um desacoplamento dos estágios de busca e de decodificação dos demais estágios do pipeline. Assim, enquanto existirem entradas disponíveis na janela, esses estágios podem trabalhar independentemente dos demais. Efeitos dos desvios O desempenho do pipeline só será máximo se não ocorrer o bloqueio da execução contínua dos diversos estágios de execução. As instruções de desvio provocam uma queda no desempenho desses processadores, já que bloqueiam a operação contínua do pipeline por não ser sempre

8 possível conhecer o resultado do comando de desvio (tomado ou não tomado) durante o estágio de busca. Devido a grande taxa de ocorrência de instruções de desvio, várias técnicas foram desenvolvidas para reduzir o custo desse tipo de instrução. Entre elas podemos citar: técnicas de previsão de desvios, arquiteturas multifluxos e execução predicada. Efeito do tamanho do banco de registradores Com grandes conjuntos de registradores, o compilador pode eliminar perigos WAR (write after read) e WAW (write after write) através de renomeação de registradores. O emprego da renomeação de registradores permite eliminar antidependências e dependências de saída, reduzindo as falsas dependências surgidas pelo reuso de registradores.