Memória Cache Prof. Rômulo Calado Pantaleão Camara. Carga Horária: 60h
|
|
|
- Isaac Bandeira Amado
- 7 Há anos
- Visualizações:
Transcrição
1 Memória Cache Prof. Rômulo Calado Pantaleão Camara Carga Horária: 60h
2 Memória Cache
3 Memória Principal Vs. Cache Fichário Quadro Pasta O fichário representa o disco rígido. A pasta sobre a mesa representa a memória principal. No quadro de avisos se encontram informações que podem ser acessadas de forma muito rápida. O quadro representa a cache. Mesa e usuário são a CPU
4 Cache Simples Unidade de transferência: palavra X4 X1 Xn 2 X4 X1 Xn 2 Xn 1 X2 Xn 1 X2 Xn X3 X3 a. Before the reference to Xn b. After the reference to Xn
5 Mapeamento direto Cache Memory
6 Endereçando a cache Composição do endereço Tag Índice Endereço de byte Exemplo: Memória: endereço de 32 bits, acesso por palavra(32 bits), endereçamento por byte Cache: capacidade para armazenar 64 palavras Tag (24) Índice(6) Endereço do byte
7 Acessando a memória cache Endereço Endereço Hit ou miss Bloco na cache decimal binário na cache Miss mod 8 = Miss mod 8 = Hit mod 8 = Hit mod 8 = Miss mod 8 = Miss mod 8 = Hit mod 8 = miss mod 8 =010
8 Acessando a memória cache V Tag Dado N N N N N N N N Estado inicial da cache Endereço Endereço Hit ou miss Bloco na cache decimal binário na cache Miss mod 8 = Miss mod 8 = Hit mod 8 = Hit mod 8 = Miss mod 8 = Miss mod 8 = Hit mod 8 = miss mod 8 =010 Acessos à memória
9 Acessando a memória cache V Tag Dado N N N N N N Y 10 Memória(101110) N Endereço 1011 Endereço decimal Endereço binário Hit ou miss na cache Bloco na cache Miss mod 8 = Miss mod 8 = Hit mod 8 = Hit mod 8 = Miss mod 8 =000 Acessos à Miss mod 8 = Hit mod 8 =000 memória miss mod 8 =010
10 Acessando a memória cache V Tag Dado N N Y 11 Memória(11010) N N N Y 10 Memória(10110) N Endereço Endereço Endereço Hit ou miss Bloco na cache decimal binário na cache Miss mod 8 = Miss mod 8 = Hit mod 8 = Hit mod 8 = Miss mod 8 = Miss mod 8 = Hit mod 8 = Universidade Federal Infra-estrutura do miss Vale Hardware do São Francisco mod - UNIVASF 8 =010 Acessos à memória
11 Acessando a memória cache V Tag Dado Y 10 Memória(10000) N Y 11 Memória(11010) N N N Y 10 Memória(101110) N Endereço Endereço Endereço Hit ou miss Bloco na cache decimal binário na cache Miss mod 8 = Miss mod 8 = Hit mod 8 = Hit mod 8 = Miss mod 8 = Miss mod 8 = Hit mod 8 = miss mod 8 =010 Universidade Federal Infra-estrutura do Vale Hardware do São Francisco - UNIVASF Acessos à memória
12 Acessando a memória cache V Tag Dado Y 10 Memória(10000) N Y 11 Memória(11010) Y 00 Memória(00011) N N Y 10 Memória(101110) N Endereço Endereço Endereço Hit ou miss Bloco na cache decimal binário na cache Miss mod 8 = Miss mod 8 = Hit mod 8 = Hit mod 8 = Miss mod 8 = Miss mod 8 = Hit mod 8 = Universidade Federal Infra-estrutura do miss Vale Hardware do São Francisco mod - UNIVASF 8 =010 Acessos à memória
13 Acessando a memória cache V Tag Dado Y 10 Memória(10000) N Y 10 Memória(10010) Y 00 Memória(00011) N N Y 10 Memória(101110) N Endereço Endereço Endereço Hit ou miss Bloco na cache decimal binário na cache Miss mod 8 = Miss mod 8 = Hit mod 8 = Hit mod 8 = Miss mod 8 = Miss mod 8 = Hit mod 8 = Universidade Federal Infra-estrutura do miss Vale Hardware do São Francisco mod - UNIVASF 8 =010 Acessos à memória
14 O que acontece numa falta de cache? Informação deve ser lida da memória São inseridos ciclos de espera no pipeline até que a informação esteja disponível na cache Penalidade Se o endereço de cache está ocupado, a informação é sobre-escrita
15 Leitura/Escrita da Cache Leitura: Mais frequentes, rápidas e fáceis de implementar Escrita: Mais lentas e complicadas e consistência de dados com a memória principal deve ser mantida (se um bloco da cache foi alterado pela CPU, não pode ser descartado da cache sem garantir que foi copiado para a mem. principal)
16 Tipos de acesso à cache Leitura Escrita Dado e tag são atualizados na cache Inconsistencia entre memória principal e cache!! Como resolver?
17 Políticas de Escrita e Consistência Caches do tipo Write through Cache e memória são atualizadas simultaneamente Caches do tipo Write back Memória principal é atualizada quando bloco é substituído Usa dirty bit para marcar linhas alteradas na cache.
18 Memória Cache: escrita Write through facilidade de implementação Write back redução de acessos à memória consistência da memória principal Para se evitar espera durante escrita: Write buffers
19 Hit Exemplo: DECStation3100 Tag Address (showing bit positions) Byte offset Data Index Index Valid Tag Data Universidade Federal Infra-estrutura do Vale Hardware do São Francisco - UNIVASF
20 Tamanho da cache Quantos bits tem uma cache de mapeamento direto com 64K bytes de dados e blocos de uma palavra? Assuma endereços de 32 bits.
21 Usando a localidade espacial Acessando a cache por blocos de palavras Composição do endereço: Tag Índice Offset de bloco Endereço de byte
22 Exemplo: Usando a localidade espacial Memória: endereço de 32 bits, acesso por palavra(32 bits), endereçamento por byte Cache: capacidade para armazenar 64 blocos de 4 palavras cada Tag (22) Índice(6) Offset Endereço de bloco do byte
23 Mapeamento Direto bloco > 1 palavra A d d r e s s ( s h o w i n g b i t p o s i t i o n s ) H i t T a g B y t e o f f s e t I n d e x B l o c k o f f s e t D a t a 1 6 b i t s b i t s V T a g D a t a 4 K e n t r i e s M u x 3 2
24 Usando a localidade espacial O que acontece durante uma falta em acesso de leitura ou escrita? Todo o bloco tem que ser carregado na cache A escrita da palavra acontece Cache write-through: Todo o bloco é atualizado na memória
25 Miss rate Tamanho do bloco e taxa de faltas 40% 35% 30% 25% 20% 15% 10% 5% 0% Blocos grandes podem aumentar a taxa de faltas se o tamanho da cache Permanece constante Block size (bytes) 1 KB 8 KB 16 KB 64 KB 256 KB
26 Reduzindo a taxa de faltas Estratégias para posicionamento dos blocos: Mapeamento direto: cada bloco possui posição única na cache Associativa por conjunto: cada bloco pode ser colocado em algumas posições na cache Completamente Associativa: cada bloco pode ser colocado em qualquer posição da cache
27 Mapeamento Associativo por Conjunto Memória principal Um bloco na memória principal pode ocupar qualquer posição dentro de um conjunto de blocos da cache Memória cache dados tag 011 Conjuntos (sets) { { { { Endereço da palavra Tag set Offset Offset
28 Mapeamento Associativo por Conjunto A d d r e s s I n d e x V T a g D a t a V T a g D a t a V T a g D a t a V T a g D a t a t o - 1 m u l t i p l e x o r Universidade Federal H i t do Vale do São Francisco D a t a - UNIVASF
29 Mapeamento Associativo Memória principal Um bloco na memória principal pode ocupar qualquer posição na Memória cache dados tag cache Tag armazena na cache o end. do bloco na mem principal Exemplo: tag = 12 ( ) Endereço da palavra Tag Offset Offset Offset
30 Grau de associatividade One-way set associative (direct mapped) Block Tag Data Two-way set associative Set Tag Data Tag Data Four-way set associative Set Tag Data Tag Data Tag Data Tag Data 0 1 Eight-way set associative (fully associative) Tag Data Tag Data Tag Data Tag Data Tag Data Tag Data Tag Data Tag Data
31 Comparação de Métodos de Mapeamento Mapeamento direto Simples e Barata Lenta Mais faltas NBC = núm. blocos da cache NCC = núm. conjuntos da cache Associativa Rápida Menos falta Cara (comparação do endereço em paralelo) Associativa por conjunto: combinação das anteriores Se NCC = NBC Ass. por conjunto = Mapeamento Direto Se NCC = 1 Ass. por conjunto = Associativa
32 Políticas de Substituição de Blocos Randômica: Simples e fácil de implementar FIFO (First-In-First-Out) LFU (Least-Frequently Used) LRU (least-recently used) Menor taxa de faltas Associatividade 2 way 4-way 8-way Size LRU random LRU random LRU random 16 KB KB KB
33 Caches separadas Cache de dados e cache de instruções Vantagens: Melhor capacidade de otimizações Evita hazard estrutural Desvantagens: maior taxa de falta P ro g r a m a M is s ra te (in s tr.) M is s ra te (d a d o ) M is s ra te (s e p.) M is s ra te (ú n ic a ) G c c 6.1 % 2.1 % 5.4 % 4.8 % S p ic e 1.2 % 1.3 % 1.2 %
34 Exemplo: Alpha AXP Cache separadas de dados e de instruções Características: Tamanho:8192 bytes Blocos de 32 bits Mapeamento direto Write through Four buffer write-buffer
35 Alpha AXP Cache Dados Tag Indice Off. Val. (1) Tag (21) Dados (256) Endereço Dados Entrada CPU Dados Saída 256 blocos =? Mux Buffer de Escrita
36 Exercício Considere referências aos seguintes endereços de memória: 1,4,8,5,20,17,19,56, 9,11, 4,43,5,6,9, 17. Calcule o número de faltas para uma cache de 16 palavras com blocos de 1 palavra e mostre o estado final da cache. Compare os resultados para as seguintes organizações: (a) - mapeamento direto (b) - two-way set associativa, (c) -completamente associativa. Suponha que a cache está inicialmente vazia e quando necessário use como política de substituição o algoritmo LRU.
37 Hierarquia de memória Melhorando o desempenho
38 Desempenho de uma CPU CPU time = (CPU_Ciclos para execução + Memória_ciclos-stall) x ClK_período CPU_ciclos execução= #instruções x CPI Memória ciclos = Leitura ciclos + Escrita ciclos Leitura ciclos = Leituras x Miss_rate leitura x Penalty leitura Escrita ciclos = Escritas x Miss_rate escrita x Penalty escrita CPI = nr. de clocks para cada instrução
39 Desempenho de uma CPU Exemplo: Miss_rate instr. =2%, Miss_rate dado. =4%, CPI=2, Penalty=100 ciclos Taxa(Load,Store)= 36% Qual a degradação de desempenho devido aos acessos à memória? CPI mem?
40 Desempenho de uma CPU Miss_instr ciclos = I x 2% x 100 = 2,00 I Miss_dados ciclos = I x 36% x 4% x 100 = 1,44 I CPU time = (CPU ciclos-execução + Memória ciclos-stall )x Clk Memória ciclos = 2 I + 1,44 I = 3,44 I CPI mem = 2,0 + 3,44 = 5,44 CPI stall / CPI perf = 5,44/2 = 2,72
41 Processador mais rápido... Diminuindo CPI CPI novo = 1,0 CPI mem = 1,0 + 3,44 = 4,44 Desempenho = 4,44 / 1,0 = 4,44 Quantidade de tempo com stalls sobre de 63% (3,44/5,44) para 77% (3,44 / 4,44) Duplicando o clock Penalty = 200 ciclos Miss ciclos (por instr.)= 2% x % (4% x 200) = 6,88 CPI mem = 2,0 + 6,88 = 8,88 CI x CPI ck-lento x ciclo / CI x CPI ck-rap. x ciclo = 5,44 / 8,88x0,5 = 1,23
42 Desempenho de uma cache CPI( #clocks por instrução) Cache Perfeita => 2,0 Cache (2% miss instr, 4% miss dado ) => 5,44 Sem cache => 68.5 Melhorando o processador Diminuindo CPI CPI => 4,44 (em vez de 1,0) Duplicando clock CPI => 8,88
43 Melhorando desempenho da cache Tempo_acesso médio = Hit time + Miss rate x Miss penalty Estratégias: Redução de faltas Redução da penalidade Redução do tempo de acesso
44 M i s s r a t e Reduzindo falta de cache 4 0 % 3 5 % 3 0 % 2 5 % 2 0 % 1 5 % 1 0 % 5 % 0 % B l o c k s i z e ( b y t e s ) Aumentar tamanho do bloco 1 K B 8 K B 16 K B 64 K B 256 K B
45 Reduzindo faltas de cache Aumento da associatividade Tam. cache one-way two-way four-way eight-way
46 Aumento da Associatividade D i r e c t m a p p e d B l o c k # S e t a s s o c i a t i v e S e t # F u l l y a s s o c i a t i v e D a t a D a t a D a t a T a g 1 2 T a g 1 2 T a g 1 2 S e a r c h S e a r c h S e a r c h
47 Aumento da Associatividade Program Associatidade Miss instr. Miss dado Miss Total a Gcc 1 2.0% 1.7% 1.9% Gcc 2 1.6% 1.4% 1.5% Gcc 4 1.6% 1.4% 1.5% Spice 1 0.3% 0.6% 0.4% Spice 2 0.3% 0.6% 0.4% Spice 4 0.3% 0.6% 0.4%
48 M i s s r a t e Aumento da Associatividade 1 5 % 1 2 % 9 % 6 % 3 % 0 % O n e - w a y T w o - w a y F o u r - w a y E i g h t - w a y A s s o c i a t i v i t y 1 K B 2 K B 4 K B 8 K B 16 K B 32 K B 64 K B 128 K B
49 Reduzindo penalidade de cache Write Buffers CPU data data in out Tag Dado =? Write buffer Mem. princ.
50 Reduzindo penalidade Early Restart Assim que palavra procurada foi carregada na cache esta é enviada para a CPU.
51 Reduzindo penalidade Critical Word First: Requisita palavra procurada primeiro e a envia para a CPU assim que a mesma foi carregada. Aplicável para grandes blocos
52 Reduzindo a penalidade Dois níveis de cache: primeiro nível: menor tempo de acesso menor capacidade maior custo segundo nível: maior capacidade menor custo maior tempo de acesso chip CPU Registradores cache (L1) cache (L2) memória principal
53 Reduzindo penalidade Segundo nível de cache: Desempenho: Tempo médio de acesso=hit L1 +miss L1 x pen L1 Pen L1 =hit L2 +miss L2 x Pen L2 De quanto melhora o desempenho da máquina pela inclusão do 2. nível?
54 Reduzindo a penalidade Exemplo: CPI base =1.0, Clk=500MHz, Time mem =200ns, Miss-rate mem =5%. Segundo nível: Time L2 =20ns, Miss-rate mem =2% Qual o desempenho da máquina com 2. nível de cache?
55 Reduzindo a penalidade Qual o desempenho da máquina com 2. nível de cache? Penalty mem =200ns/2ns/clk = 100 ciclos CPI total = CPI base +Mem ciclos /I = %x100=6.0 Penalty L2 =20/2=10 ciclos CPI total =1+L1-stalls+L2stalls = 1+((5%- 2%)x10)+(2%x(10+100))= =3.5 Desempenho= 6.0/3.5 = 1.7
56 Reduzindo penalidade Primeiro nível de cache: Redução da penalidade Redução do tempo de acesso Uso de técnicas como early-restart e critical-wordfirst
57 Reduzindo penalidade Segundo nível de cache: Redução da taxa de falta cache do segundo nível maior que a do primeiro nível E quanto a duplicação de dados nos dois níveis? Os dados devem ser duplicados (consistência)
58 Memória principal Duplo papel: satisfazer a demanda da cache servir como interface para E/S Medidas de performance: latência -> cache Largura de banda -> E/S
59 Memórias mais largas CPU CPU Cache Multiplexador Cache Memória Memória
60 Memórias mais largas Redução da penalidade de cache Necessidade de barramento e multiplexadores Expansão condicionada a largura Dificuldade em corrigir erros Ex: Alpha : cache e mem. principal => 256 bits
61 Memória Interleaved CPU CPU Cache Cache Memória Banco 0 Memória Banco 1 Memória Banco 2 Memória Banco 3 Memória
62 Memória Interleaved Bancos de memória para escrita/leitura de múltiplas palavras Reduz penalidade Necessita pouco hardware adicional
63 Memória larga vs. Interleaved CPI (# clocks por instrução) 32 bits, sem interleaving= bits, interleaving=2.86
64 TLB Tamanho 32 a entradas Tamanho entrada: 1-2 entrada da tabela (4-8 bytes) Tempo de acesso: 0.5 a 1 ciclo Taxa de faltas: %
65 TLB (Translation lookaside buffers) Grau de Associatividade TLB pequena cache associativa Substituição randomica RWX ns np dp RWX ns np rp rp dp
66 TLB - Exemplo Quantos bits possui a TLB para o sistema abaixo? Endereço virtual: 32 bits Memória física: 16 M bytes Páginas de 4 Kbytes TLB associativa com 64 entradas contendo 1 bit de validade e 1 dirty bit adicionais
67 V i r t u a l a d d r e s s V i r t u a l p a g e n u m b e r P a g e o f f s e t 1 2 T L B T L B h i t V a l i d D i r t y T a g P h y s i c a l p a g e n u m b e r MIPS 20 P h y s i c a l p a g e n u m b e r P a g e o f f s e t P h y s i c a l a d d r e s s P h y s i c a l a d d r e s s t a g C a c h e i n d e x B y t e o f f s e t V a l i d T a g D a t a C a c h e 3 2 D a t a C a c h e h i t
68 MIPS
69 Sistema Hierárquico TLB, Memória e Cache Cache TLB Tabela Possível? Como? pag. miss hit Hit Sim falta de cache hit miss Hit Sim TLB substituida miss miss Hit Sim, TLB subst. e falta de cache miss miss Miss Sim miss hit Miss impossível hit hit Miss Impossível hit miss Miss impossível
70 Resumindo Onde um bloco/pag. pode ser colocado? Cache: mapeamento direto associativa por conjunto associativa Memória virtual: associativa
71 Resumindo Como um bloco/pag. pode ser localizado? Cache: mapeamento direto: índice associativa por conjunto: índice + comparação associativa: comparação de toda a cache Memória virtual: tabela de páginas/segmentos
72 Resumindo Qual o bloco deve ser substituído numa falta? Cache: LRU (grau de associatividade 2-4) randomica Memória virtual: LRU (a penalidade é muito grande)
73 Resumindo Qual a estratégia de escrita? Cache: Write-through Write-back Memória virtual: Write-back
74 Exercício Considere um sistema de memória virtual com as seguintes características: - Endereço virtual de 32 bits - Páginas de 8 Kbytes - 64 M Bytes de memória principal (a)- Qual o layout do endereço virtual? (b)- Qual o layout e o tamanho da tabela de páginas em bytes? Assuma que cada página virtual possui um bit de validade, 2 bits de proteção e um "dirty bit". Considere ainda que os endereços na memória secundária não estão armazenados nesta tabela.
75 Bibliografia Sistemas Operacionais, Oliveira R., Carissimi A. e Toscani S., Ed. Sagra-Luzzatto, 2004 Organização e Arquitetura de computadores; Henessy, J.L.; Patterson, D. A.; Organização de Computadores, Ricarte, I. L. M; Ambientes Operacionais; Toscani, S.; Sistemas Operacionais, Oliveira R., Carissimi A. e Toscani S., Ed. Sagra-Luzzatto, 2004 Arquitetura não convencional de computadores; Slides; Barros, E. N. S;
Memória e Hierarquia de Memória. Memória Vs. Armazenamento
Memória e Hierarquia de Memória Memória Vs. Armazenamento Fichário Pasta O fichário representa o disco rígido, com alta capacidade de armazenamento. A pasta sobre a mesa representa a memória, de acesso
Infraestrutura de Hardware. Explorando Desempenho com a Hierarquia de Memória
Infraestrutura de Hardware Explorando Desempenho com a Hierarquia de Memória Perguntas que Devem ser Respondidas ao Final do Curso Como um programa escrito em uma linguagem de alto nível é entendido e
Infra-estrutura Hardware
Memória e Hierarquia de Memória Roteiro da Aula Hierarquia de Memória Localidade temporal e espacial Memória cache Tipos Princípio de funcionamento Melhorando o desempenho Aumento do bloco Aumento da associatividade
Hierarquia de memória. Melhorando o desempenho
Hierarquia de memória Melhorando o desempenho Desempenho de uma CPU CPU time_sem_mem = #instruções x CPI x Clk_período CPU time = CPU time_sem_mem + Memória time CPU time = (CPU ciclos_sem_mem + Memória
Capítulo 7 Sistemas de Memória. Ch7a 1
Capítulo 7 Sistemas de Memória Ch7a 1 Memórias: Revisão SRAM (Static RAM): Valor é armazenado por meio da interligação de um par de inversores Rápido, mas consome mais espaço que DRAM (4 a 6 transistores)
Memória Cache: Funcionamento
Microcontroladores e Interfaces º Ano Eng. Electrónica Industrial Carlos A. Silva º Semestre de 5/6 http://www.dei.uminho.pt/lic/mint Assunto: Memória Cache Aula #9 9Maio6-M Memória Cache: Funcionamento
Hierarquia de Memória
Hierarquia de Memória Organização da cache AC1 Hierarquia da Memória: Organização 1 Mapeamento Directo A cada endereço de memória corresponde apenas uma linha da cache. linha = resto (endereço do bloco
SSC0611 Arquitetura de Computadores
SSC0611 Arquitetura de Computadores 5ª e 6ª Aulas Revisão de Hierarquia de Memória Profa. Sarita Mazzini Bruschi sarita@icmc.usp.br 1 Memória Memória Todo componente capaz de armazenar bits de informação
Arquitetura e Organização de Processadores. Aulas 9 e 10. Memória cache
Universidade Federal do Rio Grande do Sul Instituto de Informática Programa de Pós-Graduação em Computação Arquitetura e Organização de Processadores Aulas 9 e 10 Memória cache Tendências tecnológicas
Memória Cache. Aula 24
Memória Cache Aula 24 Introdução Objetivo: oferecer o máximo de memória disponível na tecnologia mais barata, enquanto se fornece acesso na velocidade oferecida pela memória mais rápida Velocidade CPU
Infraestrutura de Hardware. Explorando a Hierarquia de Memória
Infraestrutura de Hardware Explorando a Hierarquia de Memória Perguntas que Devem ser Respondidas ao Final do Curso Como um programa escrito em uma linguagem de alto nível é entendido e executado pelo
Cache. Cache. Direct Mapping Cache. Direct Mapping Cache. Internet. Bus CPU Cache Memória. Cache. Endereço Byte offset
-- Internet Bus Memória Fully Associative Direct Mapping Direct Mapping Direct Mapping 7 Endereço Byte offset Hit Tag Endereço Byte offset Index Block offset bits 8 bits bits bits V Tag Valid Tag K entries
FUNDAMENTOS DE ARQUITETURAS DE COMPUTADORES MEMÓRIA CACHE CONTINUAÇÃO CAPÍTULO 5. Cristina Boeres
FUNDAMENTOS DE ARQUITETURAS DE COMPUTADORES MEMÓRIA CACHE CONTINUAÇÃO CAPÍTULO 5 Cristina Boeres Mapeamento Associativo por Conjunto! Tenta resolver o problema de conflito de blocos na mesma linha (mapeamento
Memória cache segunda parte. Organização de Computadores. Aula 17. Memória cache segunda parte. 1. Mapeamento completamente associativo
Universidade Federal do Rio Grande do Sul Instituto de Informática Memória segunda parte Organização de Computadores 1. Mapeamento completamente associativo 2. Mapeamento direto 3. Mapeamento conjunto
Hierarquia de Memória. Sistemas de Computação André Luiz da Costa Carvalho
Hierarquia de Memória Sistemas de Computação André Luiz da Costa Carvalho 1 Introdução l Pode ser definida como um local para armazenamento de informações, onde as duas únicas ações possíveis são a leitura
SSC0112 Organização de Computadores Digitais I
SSC0112 Organização de Computadores Digitais I 20ª Aula Hierarquia de memória Profa. Sarita Mazzini Bruschi sarita@icmc.usp.br 1 Princípios básicos Definição: Tamanho da cache Tamanho do bloco Função de
SSC0112 Organização de Computadores Digitais I
SSC0112 Organização de Computadores Digitais I 18ª Aula Hierarquia de memória Profa. Sarita Mazzini Bruschi sarita@icmc.usp.br 1 Memória Cache Método de Acesso: Associativo Localização de dados na memória
Arquitectura de Computadores (ACom)
Arquitectura de Computadores (ACom) MEAer Acetatos das Aulas Teóricas Versão 4.0 - Português Aula N o 22: Título: Sumário: cache; cache por blocos; Política de substituição; Tratamento das operações de
Organização de Computadores
Organização de Computadores Aula 21 Memória Cache Rodrigo Hausen 21 de outubro de 2011 http://cuco.pro.br/ach2034 1/49 Apresentação 1. Bases Teóricas 2. Organização de computadores... 2.2. Execução de
Projeto de Caches. Projeto de memórias cache (ii)
Projeto de Caches Mapeamento de endereços (hashing) [bytes] tamanho de bloco [palavras] associatividade (mais hashing) três tipos de faltas tempo médio de acesso à memória UFPR BCC CI22 26-2 projeto de
Níveis de memória. Diferentes velocidades de acesso. Memória Cache. Memórias Auxiliar e Auxiliar-Backup
Memória Níveis de memória Diferentes velocidades de acesso Pequeno Alto(a) Cache RAM Auxiliar Auxiliar-Backup Memória Cache altíssima velocidade de acesso acelerar o processo de busca de informações na
ELECTRÓNICA DE COMPUTADORES. Sumário
ELTRÓNICA DE COMPUTADORES Aulas nº14 e15 Memórias tampão (s) 12.1 Sumário Princípio da localidade espacial e temporal Organização das caches s de dados: políticas de escrita e estratégias de alocação Interligação
Organização e Arquitetura de Computadores I
Organização e Arquitetura de Computadores I Memória Cache Slide 1 Introdução Tamanho Função de Mapeamento Política de Escrita Tamanho da Linha Número de Memórias Cache Cache em Níveis Slide 2 Introdução
Memória cache (cont.) Sistemas de Computação
Memória cache (cont.) Sistemas de Computação Memórias cache CPU procura por dados em L, depois em L2 e finalmente na memória principal CPU registradores barramento de cache L cache ALU barramento de sistema
Arquitetura de Computadores. Hierarquia de Memória. Prof. Msc. Eduardo Luzeiro Feitosa
Arquitetura de Computadores Hierarquia de Memória Prof. Msc. Eduardo Luzeiro Feitosa efeitosa@dcc.ufam.edu.br 1 Introdução Conteúdo Exemplo da biblioteca Princípio da localidade Hierarquia de memória Cache
Princípio da Localidade Apenas uma parte relativamente pequena do espaço de endereçamento dos programas é acessada em um instante qualquer Localidade
Memória Cache Princípio da Localidade Apenas uma parte relativamente pequena do espaço de endereçamento dos programas é acessada em um instante qualquer Localidade Temporal Um item referenciado tende a
Organização e Arquitetura de Computadores. Ivan Saraiva Silva
Organização e Arquitetura de Computadores Hierarquia de Memória Ivan Saraiva Silva Hierarquia de Memória A Organização de Memória em um computador é feita de forma hierárquica Registradores, Cache Memória
Memória 21/05/2010. Introdução. Hierarquia de Memória. Hierarquia de Memória. Arquitetura de Computadores
Introdução Arquitetura de Computadores Profa. Delfa H. Zuasnábar A memória pode ser definida como um local para armazenamento de informações, onde as duas únicas ações possíveis são a leitura e a escrita.
Memórias cache: uma introdução
Memórias cache: uma introdução João Canas Ferreira Dezembro de 2006 Contém figuras de Computer Architecture: A Quantitative Approach, J. Hennessey & D. Patterson, 3ª. ed., MKP 2006 AAC (FEUP/MIEIC) Memórias
Sistemas de Memória. CES-25 Arquiteturas para Alto Desmpenho. Paulo André Castro
Sistemas de Memória Arquiteturas para Alto Desmpenho Prof. pauloac@ita.br Sala 110 Prédio da Computação www.comp.ita.br/~pauloac Memória: O Gargalo de Von Neuman Memória principal: considerada como sendo
Capítulo 5 Livro do Mário Monteiro Conceituação. Elementos de projeto de memória cache
Capítulo 5 Livro do Mário Monteiro Conceituação Princípio da localidade Funcionamento da memória cache Elementos de projeto de memória cache Mapeamento de dados MP/cache Algoritmos de substituição de dados
Microprocessadores. Memórias
s António M. Gonçalves Pinheiro Departamento de Física Covilhã - Portugal pinheiro@ubi.pt Arquitectura de Microcomputador Modelo de Von Neumann Barramento de Endereços µprocessador Entrada/Saída Barramento
Arquitectura de Computadores
Arquitectura de Computadores Hierarquia de Memória; Memória Cache (13.2 e 13.3) José Monteiro Licenciatura em Engenharia Informática e de Computadores Departamento de Engenharia Informática (DEI) Instituto
Memória Cache. Memória Cache. Localidade Espacial. Conceito de Localidade. Diferença de velocidade entre Processador/MP
Departamento de Ciência da Computação - UFF Memória Cache Profa. Débora Christina Muchaluat Saade debora@midiacom.uff.br Memória Cache Capítulo 5 Livro do Mário Monteiro Conceituação Princípio da localidade
Hierarquia de Memória
No projeto de um sistema digital, deve-se ter em mente que hardware menor geralmente é mais rápido do que hardware maior. A propagação do sinal é uma das principais causas de atrasos. No caso da memória,
Hierarquia de memória
Hierarquia de memória Capítulo 6, Secção.{3..} Caches Slides adaptados dos slides do professor Pedro Pereira Centro de Cálculo Instituto Superior de Engenharia de Lisboa João Pedro Patriarca (jpatri@cc.isel.ipl.pt)
Aula 16: Memória Principal e Memória Virtual
Aula 16: Memória Principal e Memória Virtual Memória Principal Performance na memória principal: Latência: Miss Penalty na Cache Access Time: tempo entre requisição e retorno de palavra Cycle Time:
Hierarquia de memória
Hierarquia de memória Capítulo 6, Secção.{3..} Caches Slides adaptados dos slides do professor Pedro Pereira Consultar slides originais no moodle Centro de Cálculo Instituto Superior de Engenharia de Lisboa
Universidade Federal de Campina Grande Departamento de Sistemas e Computação Curso de Bacharelado em Ciência da Computação.
Universidade Federal de Campina Grande Departamento de Sistemas e Computação Curso de Bacharelado em Ciência da Computação Organização e Arquitetura de I Organização e Arquitetura Básicas B de (Parte II)
Memória Cache. Walter Fetter Lages.
Memória Cache Walter Fetter Lages w.fetter@ieee.org Universidade Federal do Rio Grande do Sul Escola de Engenharia Departamento de Engenharia Elétrica Copyright (c) Walter Fetter Lages p.1 Introdução SRAM
Arquitetura e Organização de Computadores 2. Organização Hierárquica da Memória. Uma afirmação antiga, mas perfeitamente atual
Arquitetura e Organização de Computadores 2 Organização Hierárquica da Memória Hierarquia da Memória Uma afirmação antiga, mas perfeitamente atual Ideally one would desire an indefinitely large memory
Gerência de Memória. Paginação
Gerência de Memória Paginação Endereçamento Virtual (1) Espaço de endereçamento dos processos não linearmente relacionado com a memória física Cada vez que são usados, os endereços virtuais são convertidos
Arquitetura de Computadores
Departamento de Ciência da Computação Bacharelado em Ciência da Computação Arquitetura de Computadores Hierarquia de Memória Gabriel P. Silva Ementa Unidade 3: Hierarquia de Memória 3.1 Registradores 3.2
Correção de Erros. Erros de memória de semicondutores podem ser:
Correção de Erros Erros de memória de semicondutores podem ser: Erros graves que constitui um defeito físico permanente; Erros moderados, onde a(s) célula(s) não são capazes de armazenar os dados ou fazem
Tempo de processador desperdiçado a fazer nada. Processor register 1 clock cycle (0.5 2 GHz) $??? DRAM semiconductor memory ns $10 $20
Caches Cache Acesso à memória é lento Tempo de processador desperdiçado a fazer nada CPU Memória Memory technology Typical access time $ per GiB in 2012 Processor register 1 clock cycle (0.5 ns @ 2 GHz)
Aula 16: Memória Principal e Memória Virtual
Aula 16: Memória Principal e Memória Virtual Memória Principal Performance na memória principal: Latência: Miss Penalty na Cache Access Time: tempo entre requisição e retorno de palavra Cycle Time: tempo
AULA Nº 11 SISTEMAS OPERACIONAIS. Técnicas de Memória Virtual
AULA Nº 11 SISTEMAS OPERACIONAIS Técnicas de Memória Virtual 1 Contextualizando Vimos Introdução ao Gerenciamento de Memória Agora Técnicas de Memória Virtual 2 O que é Memória Virtual (MV)? É uma técnica
Gerência de Memória. Endereçamento Virtual (1) Paginação. Endereçamento Virtual (2) Endereçamento Virtual (3)
Endereçamento Virtual (1) Gerência de Memória Paginação Espaço de endereçamento dos processos não linearmente relacionado com a física Cada vez que são usados, os endereços virtuais são convertidos pela
5 de Maio de Aula 15
5 de Maio de 2005 1 Caches I Aula 15 Estrutura desta aula Hierarquia de memórias Tecnologia das memórias Fundamentos de caches Organização em blocos Colocação dos blocos Identificação dos blocos Políticas
É um sinal elétrico periódico que é utilizado para cadenciar todas as operações realizadas pelo processador.
Universidade Estácio de Sá Curso de Informática Disciplina de Organização de Computadores II Prof. Gabriel P. Silva - 1 o Sem. / 2005 2 ª Lista de Exercícios 1) O que é o relógio de um sistema digital?
Capítulo Sistemas de Memória Memória Virtual. Ch7b 1
Capítulo Sistemas de Memória Memória Virtual Ch7b Memória Virtual Memória principal funciona como uma cache para o armazenamento secundário (disco) Virtual addresses Physical addresses Address translation
Sistemas Operacionais Gerenciamento de Memória. Carlos Ferraz Jorge Cavalcanti Fonsêca
Sistemas Operacionais Gerenciamento de Memória Carlos Ferraz (cagf@cin.ufpe.br) Jorge Cavalcanti Fonsêca (jcbf@cin.ufpe.br) Memória Física vs. Memória do Programa Memória P Física Tamanho dos softwares
Memoria. UNIVERSIDADE DA BEIRA INTERIOR Faculdade de Engenharia Departamento de Informática
Arquitectura de Computadores II Engenharia Informática (11545) Tecnologias e Sistemas de Informação (6621) Memoria Fonte: Arquitectura de Computadores, José Delgado, IST, 2004 Nuno Pombo / Paulo Fazendeiro
Sistemas de Memória. CES-25 Arquiteturas para Alto Desmpenho. Paulo André Castro
Sistemas de Memória Arquiteturas para Alto Desmpenho Prof. pauloac@ita.br Sala 110 Prédio da Computação www.comp.ita.br/~pauloac Memória: O Gargalo de Von Neuman Memória principal: considerada como sendo
Sistemas de Memória II
Sistemas de Memória II José Costa Introdução à Arquitetura de Computadores Departamento de Engenharia Informática (DEI) Instituto Superior Técnico 2014-11-21 José Costa (DEI/IST) Sistemas de Memória II
Gerenciamento de memória
Gerenciamento de memória O que faz? Controla o uso dos espaços em memória Controla os modos de endereçamento dos processos Como funciona a memória? Hierarquia de memória A falta de desempenho A velocidade
SSC0640 Sistemas Operacionais I
SSC0640 Sistemas Operacionais I 15ª Aula Gerenciamento de Memória Profa. Sarita Mazzini Bruschi sarita@icmc.usp.br Slides adaptados de Marcos José Santana / Regina H. C. Santana / Luciana A. F. Martimiano
Arquitectura de Computadores
Arquitectura de Computadores Memória Cache; Memória Secundária (13.3) José Monteiro Licenciatura em Engenharia Informática e de Computadores Departamento de Engenharia Informática (DEI) Instituto Superior
MEMÓRIA LÓGICA E FÍSICA (1)
GERÊNCIA DE MEMÓRIA memória = vetor de palavras (ou bytes), cada uma com endereço próprio a memória é usada para armazenar os diversos programas em execução, bem como os dados sobre a execução dos programas
UFRJ IM - DCC. Sistemas Operacionais I. Unidade III Memória Primária. 29/04/2014 Prof. Valeria M. Bastos
UFRJ IM - DCC Sistemas Operacionais I Unidade III Memória Primária 29/04/204 Prof. Valeria M. Bastos ORGANIZAÇÃO DA UNIDADE Processador - Escalonamento Memória Primária Fundamentos Formas de Particionamento
Memória. Memória Cache
Memória Memória Cache Revisão - Memória Principal Memória que armazena os dados e programas em linguagem de máquina em execução corrente Razoavelmente barata Tempo de acesso da ordem de nano-segundos a
Memória para CAD. Aleardo Manacero Jr.
Memória para CAD Aleardo Manacero Jr. Introdução Na aula de hoje examinaremos como o subsistema de memória afeta o desempenho de um sistema computacional Veremos um pouco da sua arquitetura Veremos também
MEMÓRIA CACHE FELIPE G. TORRES
MEMÓRIA CACHE FELIPE G. TORRES MEMÓRIA CACHE O uso da memória cache visa obter velocidade de memória próxima das memórias mais rápidas que existem e, ao mesmo tempo, disponibilizar uma memória de grande
Instituto Superior Técnico Departamento de Engenharia Electrotécnica e de Computadores Arquitectura de Computadores. 2º sem.
Instituto Superior Técnico Departamento de Engenharia Electrotécnica e de Computadores Arquitectura de Computadores º sem. / // º Teste Duração:, horas Grupo I Superpilining [ valores] Admita que tem um
Memória Cache. Adriano J. Holanda. 12 e 16/5/2017
Memória Cache Adriano J Holanda 12 e 16/5/2017 Memória: princípios físicos Revisão: Hierarquia de memória; Memória RAM: estática, dinâmica; Memória ROM: PROM, EPROM, EEPROM; Memória flash Memória: fundamentos
ORGANIZAÇÃO E ARQUITETURA DE COMPUTADORES I AULA 12: MEMÓRIA CACHE: FUNÇÃO DE MAPEAMENTO (PARTE 1)
ORGANIZAÇÃO E ARQUITETURA DE COMPUTADORES I AULA 12: MEMÓRIA CACHE: FUNÇÃO DE MAPEAMENTO (PARTE 1) Prof. Max Santana Rolemberg Farias max.santana@univasf.edu.br Colegiado de Engenharia de Computação FUNÇÃO
Hierarquia de Memória
Hierarquia de Memória Introdução e Análise do Desempenho AC1 Hierarquia da Memória: Análise do Desempenho 1 Hierarquia de Memória A velocidade dos processadores tem aumentado muito mais rapidamente do
Instituto de Matemática e Estatística - USP MAC Organização de Computadores EP1. Experimentos com o cache. Tiago Andrade Togores
Instituto de Matemática e Estatística - USP MAC0412 - Organização de Computadores EP1 Experimentos com o cache Tiago Andrade Togores - 6514230 30 de setembro de 2010 Sumário 1 Introdução 2 1.1 O que é
Sistemas Operacionais
Sistemas Operacionais Gerência de Memória Memória virtual Edson Moreno edson.moreno@pucrs.br http://www.inf.pucrs.br/~emoreno Slides baseados nas apresentações dos prof. Tiago Ferreto e Alexandra Aguiar
AULA 14 - Memória Virtual
AULA 14 - Memória Virtual A idéia básica da memória virtual é permitir que programas muito maiores que a memória disponível possam ser executados. Para isso, em 1961 Fotheringham criou o método conhecido
Aula 13: Memória Cache
Aula 13: Memória Cache Diego Passos Universidade Federal Fluminense Fundamentos de Arquiteturas de Computadores Diego Passos (UFF) Memória: Memória Cache FAC 1 / 53 Memória Cache Diego Passos (UFF) Memória:
Arquitectura de Computadores (ACom)
Arquitectura de Computadores (ACom) MEAer Acetatos das Aulas Teóricas Versão 5.0 - Português Aula N o 23: Título: Sumário: - II ; memória virtual - caches. 2015/2016 Nuno.Roma@tecnico.ulisboa.pt Arquitectura
ORGANIZAÇÃO DE COMPUTADORES CAPÍTULO4: MEMÓRIAPRINCIPAL
ORGANIZAÇÃO DE COMPUTADORES CAPÍTULO4: MEMÓRIAPRINCIPAL MEMÓRIA Componente de um sistema de computação cuja função é armazenar informações que são manipuladas pelo sistema para que possam ser recuperadas
DCC-IM/NCE UFRJ Pós-Graduação em Informática. Gabriel P. Silva. Microarquiteturas de Alto Desempenho
DCC-IM/NCE UFRJ Pós-Graduação em Informática Microarquiteturas de Alto Desempenho Hierarquia de Memória Gabriel P. Silva Introdução Os programadores sempre ambicionaram ter quantidades ilimitadas de memória
Memória Virtual. Hierarquia de memória
Mmória Virtual Hirarquia d mmória chip procssador cach vlocidad custo mmória principal mmória scundária Mmória Virtual chip procssador cach Espaço d ndrçamnto mmória principal mmória scundária Paginação
PCS-2529 Introdução aos Processadores. Prof. Dr. Paulo Sérgio Cugnasca
PCS-2529 Introdução aos Processadores Prof. Dr. Paulo Sérgio Cugnasca 1 4. MEMÓRIA 2 4. MEMÓRIA A memória é um componente essencial de todo computador, sendo utilizada para armazenar as instruções a serem
Tecnologia dos Microprocessadores. António M. G. Pinheiro Universidade da Beira Interior Covilhã - Portugal
Tecnologia dos Microprocessadores António M. G. Pinheiro Covilhã - Portugal pinheiro@ubi.pt PIPELINES; SUPERESCALARIDADE. MEMÓRIAS CACHE. MICROPROCESSADORES RISC VERSUS CISC. PIPELINES CONSISTE NA SUBDIVISÃO
ORGANIZAÇÃO DE COMPUTADORES
ORGANIZAÇÃO DE COMPUTADORES 2017/2018 1 o Semestre 1 o Teste 20 de Novembro de 2018 Duração: 1h15 - O teste é sem consulta e sem calculadora. - Resolva o teste no próprio enunciado, o espaço reservado
Organização e Arquitetura de computadores
Organização e Arquitetura de computadores Revisão: hierarquia de memória Utilização do conceito da localidade para apresentar ao usuário toda a quantidade de memória disponível no sistema processador 4-8
Memória Cache endereço de memória
Memória Cache O modelo de Von Neumann estabelece que para ser executado, o programa deve estar armazenado na memória. A memória é organizada em grupos de bits chamados células (ou palavras), onde as informações
Arquitectura de Computadores II
O Fosso de Performance Arquitectura de Computadores II 5. Hierarquia de Memória 5.1. Cache 2004/2005 Paulo Marques Departamento de Eng. Informática Universidade de Coimbra pmarques@dei.uc.pt 2 Hierarquia
Arquitectura de Computadores (ACom)
Arquitectura de Computadores (ACom) MEAer Acetatos das Aulas Teóricas Versão 4.0 - Português Aula N o 23: Título: Sumário: Memória paginada; Tabela de páginas; Tabela de páginas hierárquica. 2014/2015
Prof. Frank Sill Torres DELT Escola de Engenharia UFMG
Sistemas, Processadores e Periféricos Aula 7 - Revisão Prof. Frank Sill Torres DELT Escola de Engenharia UFMG Adaptado a partir dos Slides de Organização de Computadores 2006/02 do professores Leandro
Hierarquia de memória e a memória cache
Hierarquia de memória e a memória cache MAC 344 - Arquitetura de Computadores Prof. Siang Wun Song Baseado parcialmente em W. Stallings - Computer Organization and Architecture Hierarquia de memória Há
ORGANIZAÇÃO DE COMPUTADORES MEMÓRIA. Prof. Dr. Daniel Caetano
ORGANIZAÇÃO DE COMPUTADORES MEMÓRIA Prof. Dr. Daniel Caetano 2014-1 Objetivos Compreender o que é a memória e sua hierarquia Compreender os diferentes tipos de memória Entender como é feito o acesso à
Divisão da lacuna em espaços na base 2: Eficiente quanto à velocidade e Ineficiente quanto à fragmentação.
% % & & Sistema Buddy Divisão da lacuna em espaços na base 2:! 1, 2, 4, 8,, até o limite da memória Até encontrar uma lacuna suficiente! Eficiente quanto à velocidade e Ineficiente quanto à fragmentação
Memória Virtual. Prof. M.Sc. Bruno R. Silva CEFET-MG Campus VII
Prof. M.Sc. Bruno R. Silva CEFET-MG Campus VII Permitir o compartilhamento seguro e eficiente da memória entre vários programas Remover os transtornos de programação de uma quatidade pequena e limitada
Sistemas de Memória III
Sistemas de Memória III José Costa Introdução à Arquitetura de Computadores Departamento de Engenharia Informática (DEI) Instituto Superior Técnico 2013-11-29 José Costa (DEI/IST) Sistemas de Memória III
Organização e Arquitetura de Computadores
Organização e Arquitetura de Computadores Hierarquia de Memória: Introdução Alexandre Amory Edson Moreno Nas Aulas Anteriores Computação Organização interna de CPU Parte operativa: Lógica combinacional
http://www.ic.uff.br/~debora/fac! 1 Capítulo 4 Livro do Mário Monteiro Introdução Hierarquia de memória Memória Principal Organização Operações de leitura e escrita Capacidade 2 Componente de um sistema
ü Capítulo 4 Livro do Mário Monteiro ü Introdução ü Hierarquia de memória ü Memória Principal ü Memória principal ü Memória cache
Departamento de Ciência da Computação - UFF Principal Profa. Débora Christina Muchaluat Saade debora@midiacom.uff.br Principal ü Capítulo 4 Livro do Mário Monteiro ü Introdução ü Hierarquia de memória
SISTEMAS OPERACIONAIS. 2ª. Lista de Exercícios Parte 2
SISTEMAS OPERACIONAIS INF09344 - Sistemas Operacionais / INF02780 - Sistemas Operacionais / INF02828 - Sistemas de Programação II Prof a. Roberta Lima Gomes (soufes@gmail.com) 2ª. Lista de Exercícios Parte
INTRODUÇÃO À ARQUITETURA E ORGANIZAÇÃO DE COMPUTADORES. Função e Estrutura. Introdução Organização e Arquitetura. Organização e Arquitetura
Introdução Organização e Arquitetura INTRODUÇÃO À ARQUITETURA E ORGANIZAÇÃO DE COMPUTADORES Eduardo Max Amaro Amaral Arquitetura são os atributos visíveis ao programador. Conjunto de instruções, número
Sistemas Operacionais Memória Virtual
Universidade Estadual de Mato Grosso do Sul UEMS Curso de Licenciatura em Computação Sistemas Operacionais Memória Virtual Prof. José Gonçalves Dias Neto profneto_ti@hotmail.com Introdução Memória virtual
Arquitetura de Computadores. Memórias
Arquitetura de Computadores Memórias Relembrando Arquitetura de Von Neuman Memória Acesso por palavra Programas são armazenados aqui Controlador de memoria Dispositivos de entrada Dispositivos de saída
Sequência 17 Organização e Hierarquia de Memória
Arquitetura de Computadores Os cincos componentes clássicos do computador Sequência 17 Organização e Hierarquia de Memória Seq.17 Memórias - conceitos 1 Seq.17 Memórias - conceitos 2 Memória A memória