Exame Sistemas igitais - MEE 8/9. [,5 val] onverta (justificando) o número () para: a) Hexadecimal b) ecimal c) {{{ = 5(6) 5 9 = + + + + + = 5 + 8+ 6 + 6 + + = 75 7 () 6 75 7 5 ( ) = {{{ ( ). [,5 val] onsidere a seguinte função booleana, em que é a variável de maior peso: f (,,,, E) = m(,,6,7,,,8,, 6,9,) + md ( 5,6,7,9,,, ) Simplifique a função apresentada utilizando o método de Karnaugh, de modo a obter a sua forma mínima disjuntiva (soma de produtos). Identifique, justificando, os Implicantes Primos Essenciais que encontrou. Indique todos os implicantes que considerou. Os implicantes primos essenciais são: Eporque o mintermo Enão pertence a mais nenhum implicante primo. E porque o mintermo E não pertence a mais nenhum implicante primo. Eporque o mintermo Enão pertence a mais nenhum implicante primo. E porque o mintermo E não pertence a mais nenhum implicante primo. omo todos os s estão resolvidos pelos implicantes primos essenciais não é necessário considerar mais nenhum implicante primo. forma mínima disjuntiva é, portanto: E + E + E + E
Exame Sistemas igitais - MEE 8/9. [ val] partir de descodificadores com entradas de selecção, enable e saídas activas a Low, realize um circuito que permita detectar os primeiros 8 números de Fibonacci (,,,,,5,8,). Pode utilizar apenas portas lógicas básicas adicionais (NOT, N, OR, NN, NOR, XOR ou XNOR). Justifique. X/Y b b b b EN 5 6 7 f X/Y b b b EN 5 6 7 O bit de maior peso, b, selecciona o descodificador de modo que o descodificador de cima está activo quando um número de a 7 está presente nas entradas, e o descodificador de baixo está activo para os números de 8 a 5. s saídas dos descodificadores são activas a zero. Utiliza-se, portanto, uma porta NN para que a função f seja activa a quando a saída respectiva dos descodificadores é activa a.
Exame Sistemas igitais - MEE 8/9. [ val] Expresse a função f(x,y,z), concretizada pelo circuito abaixo, na forma disjuntiva (soma de produtos) mínima. Justifique. Explique sucintamente o funcionamento do circuito. O sinal x activa o MUX de cima, quando, ou o MUX de baixo, quando. omo são MUXs tri-state e apenas um deles está activo de cada vez, as suas saídas podem ser ligadas ao mesmo ponto, nesta caso, à saída f. O sinal z está ligado à entrada de selecção de peso, em ambos os MUXs, e o sinal y está ligado à entrada de selecção de peso. x y z MUX EN } G MUX EN f x z y f y z } G ZY X f = x z + x y
Exame Sistemas igitais - MEE 8/9 5. onsidere o circuito sequencial da figura ao lado e as características temporais dos FF e das portas lógicas indicadas na tabela. a) [,5 val] onsidere que o sinal de relógio tem um período de relógio T=ns com a primeira transição positiva em t=ns. onsidere ainda que inicialmente (em t=) ambos os flip-flops estão no estado e a saída também está a. Suponha ainda que em t= a entrada E transita de para. Qual o instante de tempo em que a saída vai passar a? Justifique. E LK LK J K b) [ val] onsiderando as características temporais dos elementos de circuito indicadas na tabela, calcule a frequência máxima de relógio para que o circuito funcione correctamente. Justifique. t= Q =J=, Q JK =, =, E=K passa a t=5ns saída da OR = passa a (=, J=, K=) t=ns LK passa a (FF com =) t=ns Q =J passa a, Q JK =, =, LK passa a (=, J=, K=) t=ns LK passa a (FFJK com J=K=) t=6ns Q JK passa a t=5ns =Q.Q JK passa a Existem caminhos que começam num FF e terminam num FF: t P _ FF + tp _ OR + tsetup_ FF = + 5 + = 9ns Tmin = max tp _ FF + tsetup _ FFJK = + 5 = 5ns t SETUP t HOL t PHL t PLH t SETUP t HOL t PHL t PLH t PHL t PLH t PHL t PLH FF JK 5 ns ns 6 ns 6 ns FF ns ns ns ns N 7 ns 7 ns OR 5 ns 5 ns fmax = = GHz 5MHz 9ns 9
Exame Sistemas igitais - MEE 8/9 5 6. [,5 val] onsidere o circuito da figura ao lado e, em cada caso, os valores lógicos fixados nas suas entradas e o estado inicial do circuito. Indique, em cada caso, qual o estado para que o circuito vai transitar após um ciclo de relógio. Justifique. E F G K X Y Z W ntes do flanco de LK: pós um período de LK: Modo (=,=): deslocamento com entrada série K activa X Y Y Z Z W W K,, M SRG LK / / E F G K,,,, X Y Z W E F G K X Y Z W ntes do flanco de LK: pós um período de LK: Modo (=,=): carregamento paralelo com entradas,e,f,g activas X Y E Z F W G E F G K X Y Z W ntes do flanco de LK: pós um período de LK: Modo (=,=): deslocamento com entrada série activa X Y X Z Y W Z
Exame Sistemas igitais - MEE 8/9 6 7. [,5 val] onsidere o circuito da figura inicialmente no estado, (QQQ)=(). Indique qual a sequência de estados nos períodos de relógio seguintes. Indique em cada caso qual o modo de funcionamento do circuito. Justifique. Estado : Q= M activo = carregamento paralelo transita para o estado M M M M TR IV 8 Estado : Q= M e M activos = contagem + Q= G5 activo = contagem habilitada transita para o estado LK G5 6 /,,5+ /,,5 - Portanto, a sequência de estados é:,6 [] [] Q Q [] Q
Exame Sistemas igitais - MEE 8/9 7 8. O diagrama de estados da figura descreve o comportamento de um circuito sequencial síncrono com duas entradas e e três saídas, e. O estado é codificado pelas saídas, Q e Q, de dois flip-flops JK, de acordo com X=, Y= e Z=., / a) [,5 val] Obtenha as expressões mínimas para as saídas, e. Justifique. / X / Estado ctual Entradas Saídas Q Q X X X X Y Y Y Y Z Z Z Z / Y Z /,, /,, / QQ X QQ X QQ X X X X X X X X X X + = Q Q = + Q Q + Q Q = + Q + Q
Exame Sistemas igitais - MEE 8/9 8 9. O diagrama de estados da figura descreve o comportamento de um circuito sequencial síncrono com uma entrada E e duas saídas Y e Y. dmita a codificação com um flip-flop por estado ( one-hot encoding ), e utilize FF. a) [ val] Obtenha as expressões mínimas para os sinais nas entradas dos FF e para Y, Y em função dos Qs e de E. Justifique. b) [ val] Esboce o logigrama correspondente à implementação do circuito. / = Q = Q = Q Y = Q E + Q E E + Q + Q Y = Q + Q E E + Q E E Passar-se-á para o estado quando: se está no estado e E=, ou se está no estado e E=, ou se está no estado e E= / / / / / saída Y é quando: se está no estado, ou se está no estado e E=
Exame Sistemas igitais - MEE 8/9 9. [ val] onsidere o seguinte sistema de aviso do funcionamento de uma central de monitorização: central tem sensores distintos e independentes. Quando um dos sensores está activo em flancos ascendentes de relógio consecutivos, a central acende uma luz de aviso amarela. Se ambos os sensores estiverem activos simultaneamente basta ocorrer um flanco ascendente para a luz amarela acender. luz amarela deve continuar acesa enquanto o(s) sensor(es) que a activou(aram) não ficarem inactivos durante pelo menos período completo. luz vermelha deve acender se as condições que motivaram o acendimento da luz amarela continuarem durante mais um período. ssim que a luz vermelha acender, já não deve apagar. esenhe o diagrama de uma máquina de estados que implemente o comportamento pretendido. aso exista algum factor não especificado, tome a decisão que achar mais conveniente e justifique-a. Entradas: <Sensor, Sensor> Saídas: <luz amarela, luz vermelha> Estados: I estado inicial S sensor activo por período S sensor activo por período luz amarela acesa por ambos os sensores activos por período luz amarela acesa por sensor activo por períodos luz amarela acesa por sensor activo por períodos V luz vermelha acesa S/, /, /,, S/ / V/ XX /