Sistemas Microprocessados

Transcrição

1 Sistemas Microprocessados sato<at>utfpr<dot>edu<dot>br

2 Interrupções no ATmega8 sato<at>utfpr<dot>edu<dot>br

3 Sobre o material Essas transparências foram baseadas no manual do ATmega8 da Atmel e no site da Atmel.

4 Interrupção Interrupção X Polling Evento de HW Periférico Vetor de Interrupção Endereço para qual o programa é desviado

5 Interrupção Genérica Programa Principal Vetor de Interrupção In nterrupção PC Rotina Tratamento Interrupção

6 Interrupção no ATmega8 Cada interrupção pode ser habilitada/desabilitada individualmente As interrupções obedecem a uma escala de prioridade Vetor de Interrupção Endereço mais baixos da memória de programa

7 Habilitação Global SREG I T H S V N Z C I Global Interrupt Enable: deve ser setado para habilitar todas interrupções. Resetado quando ocorre interrupção, setado quando ela é atendida

8 Interrupção Tipo 1 Programa Principal Solicitação de interrupção Evento externo à CPU I (SREG) 0 interrupções desabilitadas InterruptFlag(INTF1 ou INTF0) 1 Pilha PC PC Vetor de Interrupção

9 Interrupção Tipo 1 InterruptFlag(INTF1 ou INTF0) 0 Execução da rotina de atendimento da interrupção I (SREG) 1 interrupções habilitadas (RETI) PC Pilha Programa Principal

10 Interrupção Tipo 2 Solicitação de interrupção Fica presente até ser atendida ou a solicitação seja retirada

11 Outras Características A preservação do conteúdo dos registradores, inclusive do SREG, fica por conta do programador Depois de atender uma interrupção, o AVR executa pelo menos uma instruçãodo programa principal antes de atender outra interrupção No vetor de interrupção normalmente há um saltopara rotina de atendimento da interrupção

12 Outras Características O AVR precisa de pelo menos 4 ciclos de clockpara começar a atender a interrupção Terminar de executar uma instrução multi-ciclo Para por o PC na pilha Executar o salto Depois de atender uma interrupção, o AVR precisa de 4 ciclos de clock para retornar ao programa principal

13 Vetores de Interrupção N Vetor Fonte Características 1 0x000 RESET Pino externo ou funções intrernas 2 0x001 INT0 Interrupção Externa 0, Ativa baixo 3 0x002 INT1 Interrupção Externa 1, Ativa baixo 4 0x003 TIMER2 COMP Interna T/C2, comparação 5 0x004 TIMER2 OVF Interna T/C2, overflow 6 0x x006 TIMER1 CAPT TIMER1 COMPA Interna T/C1, captura evento externo Interna T/C1, comparação A

14 Vetores de Interrupção N Vetor Fonte Características 8 0x007 TIMER1 COMPB Interna T/C1, comparação B 9 0x008 TIMER1 OVF Interna T/C1, overflow 10 0x009 TIMER0 OVF Interna T/C0, overflow 11 0x00A SPI, STC Interna, Transferência serial completa 12 0x00B USART, RXC Interna, USART, recepção completa 13 0x00C USART, UDRE Interna, USART, registro de dados vazio 14 0x00D USART, TXC Interna, USART, transmissão completa

15 Vetores de Interrupção N Vetor Fonte Características 15 0x00E ADC Interna, Conversão A/D completa 16 0x00F EE_RDY EEPROM pronta 17 0x010 ANA_COMP Interna, Comparador de tensão 18 0x011 TWI Interna, Interface serial de dois fios 19 0x012 SPM_RDY Interna, Memória de armazenamento de programa pronta

16 Interrupção -Prioridade As interrupções em endereços mais baixos são prioritárias Por exemplo: A INT0 é mais prioritária que a INT1 A TIMER1 CAPT é mais prioritária que a ADC

17 Interrupções Externas Disparadas por eventos nos pinos INT0e INT1 Podem ser disparadas por software Disparadas por nível baixo, borda de subida ou borda de descida Configuração no MCUCR

18 MCUCR MCUCR = MCU Control Register Bits Power management Bits ISC11 e ISC10 Interrupt Sense Control 1 Bits ISC01 e ISC00 Interrupt Sense Control 0

19 MCUCR MCUCR SE SM2 SM1 SM0 ISC11 ISC10 ISC01 ISC00 ISC11 / ISC10 / ISC01 ISC00 Evento Gerador de Interrupção 0 0 Nível baixo em INT1/INT0 0 1 Qualquermudança em INT1/INT0 1 0 Borda de descida em INT1/INT0 1 1 Borda de subida em INT1/INT0

20 MCUCR Os pinos INT1/INT0 são amostrados antes de começar a detecção de borda Os pulsos de interrupção devem durar pelo menos um ciclo de clock O nível baixo deve ser mantido pelo menos até o final da execução da instrução corrente

21 GICR GICR = General Interrupt Control Register Bits INT1 e INT0 Habilitação de interrupção externa Bits IVSEL e IVCE Mudança na posição de memória dos vetores de interrupção

22 GICR GICR INT1 INT IVSEL IVCE Bit INT1 INT0 Descrição ExternalInterruptRequest1 Enable: Se o flagi (SREG) estiver setadoe o bit INT1 (GICR) estiver setado,o pino externo INT1 estará habilitado. External Interrupt Request 0 Enable: Se o flag I (SREG) estiver setadoe o bit INT0 (GICR)estiver setado,o pino externo INT0 estará habilitado.

23 GIFR GIFR = General Interrupt Flag Register Bits INTF1 e INTF0 Quando em 1 indicam que uma interrupção externa foi requisitada Bits 5...0

24 GICR GICR INTF1 INTF Bit INTF1 INTF0 Descrição ExternalInterruptFlag1: Se ocorre um evento no pino externo INT1, INTF1 é setado. Se I (SREG) e INT1 (GICR) estiverem setados, a interrupção é atendida. ExternalInterruptFlag0: Se ocorre um evento no pino externo INT0, INTF0 é setado. Se I (SREG) e INT0 (GICR) estiverem setados, a interrupção é atendida.

25 GIFR Depois de executada a rotina de atendimento da interrupção, INTF1 ou INTF0 (conforme o caso) são resetados INTF1 e INTF0 podem ser resetadosvia programação INTF1 e INTF0 ficam resetados, quando os pinos INT1 ou INT0 estão configurados para serem sensíveis a nível baixo

26 Interrupções Internas Serão vistas em conjunto com os periféricos que os geram

27 Sobre o material Essas transparências foram baseadas no manual do ATmega8 da Atmel e no site da Atmel.