MICROCONTROLADOR 8051

Transcrição

1 MICROCONTROLADOR 8051 Notas de Aula (v.2014) Prof. André R. Hirakawa Prof. Paulo S. Cugnasca Prof. Carlos E. Cugnasca

2 ARQUITETURA 8051

3 APLICAÇÕES MAIS FREQUENTES SISTEMAS COMPACTOS: MEMÓRIAS ROM / RAM INTERNAS E/S INTERNAS: 1 CANAL SERIAL (CONSOME P3.0 E P3.1) 2 INTERRUPÇÕES EXTERNAS (CONSOMEM P3.2 E P3.3) 2 TIMERS/CONTADORES (PODEM CONSUMIR P3.4 E P3.5) 26 LINHAS E/S (4x ): P0 (2 CARGAS TTL), P1, P2, P3 (1 CARGA TTL) MODOS DE BAIXO CONSUMO

4 APLICAÇÕES DE MÉDIO PORTE EXPANSÃO DE MEMÓRIA: ROM: 0000h a FFFFh até 64k bytes 80C31: só ROM EXTERNA 80C51: Caso EA/ = 1: 4kbytes INT. e até 60k bytes EXT. Caso EA/ = 0: só ROM EXTERNA RAM: 0000h a FFFFh até 64k bytes, além da RAM INTERNA

5 APLICAÇÕES DE MÉDIO PORTE E/S INTERNAS: parte consumida pelas expansões (sobra P1) EXPANSÃO DE MEMÓRIA: P0 AD0-7 P2 A8-15 P3.6 WR/, P3.7 RD/ Expansão de E/S: mapeada no espaço de memória RAM. EX.: Display, Portas Paralelas, Conversor A/D

6 RAM INTERNA 128 bytes Registros Especiais FFh 80h SFR Registros de Funções Especiais 128 bytes 7Fh 00h RAM Interna de Uso Geral & Pilha 128 bytes

7 RAM INTERNA E PILHA 7Fh 30h 2Fh 20h 1Fh 18h 17h 10h 0Fh 08h 07h 00h R7... R0 R7... R0 R7... R0 R7... R0 Banco 3 Banco 2 Banco 1 Banco 0 Bytes Endereçáveis Bits e Bytes Endereçáveis Seleção do Banco de Registradores: por meio de 2 bits do PSW Ex.: Programa usa Banco 0 Interrupções Usam o Banco 1 Observação: R0, R1 podem ser usados com Registradores de Índice

8 REGISTROS ESPECIAIS - SFR F8 FF F0 B F7 E8 EF E0 ACC E7 D8 PSW DF D0 D7 C8 CF C0 C7 B8 IP BF B0 P3 B7 A8 IE AF A0 P2 A7 98 SCON SBUF 9F 90 P TCON TMOD TL0 TL1 TH0 TH1 8F 80 P0 SP DPL DPH PCON 87 bit e byte endereçáveis

9 REGISTRADOR PSW PSW: CY AC F0 RS1 RS0 OV P Carry Carry Auxiliar 00: Banco 0 01: Banco 1 10: Banco 2 11: Banco 3 Overflow User Definition Expansão Futura Paridade

10 FORMAS DE ACESSO À MEMÓRIA ROM: só parar programas e leitura de constantes Acesso à ROM Externa: gera sinal PSEN/ (~RD/ para ROM) Forma de se ler constantes da ROM: usar o Registrador DPTR EX.: única maneira de se ler constantes da ROM Externa MOV DPTR, #dado16 (DPTR) dado16 MOVC + DPTR (A) conteúdo end. x end. x # - Endereçamento - Endereçamento Indireto

11 FORMAS DE ACESSO À MEMÓRIA RAM Interna e RAM Externa (gera RD/ e WR/): Endereços iguais, mas acessadas com instruções diferentes EX.: Endereço 20h Interno modo de Endereçamento Direto MOV 20h, A (20h) (A) EX.: Endereço 20h Externo modo de Endereçamento Indexado o Usando Ri (de 8 bits, mais rápido, para i=0,1) MOV R0, #20h (R0) 20h Escrita A (20h) (A) Leitura MOVX (A) (20h)

12 FORMAS DE ACESSO À MEMÓRIA Qualquer posição de memória: Usar DPTR (16 bits) MOV DPTR, #dado16 (DPTR) dado16 Escrita A ((DPTR)) (A) Leitura MOVX (A) ((DPTR))

13 PILHA Sempre na memória RAM Interna Ponteiro da Pilha: SP (81h) PUSH / POP: 1 byte ; Endereço de Retorno: 2 bytes 20H 2FH 30H 31H 5FH 60H Base da Pilha p.ex.: 5FH Inserção: SP + 1 Remoção: SP FH

14 MODOS ESPECIAIS DE FUNCIONAMENTO Apenas para as versões CHMOS Ex.: 80C51BH, 80C31BH, 87C51, 80C52BH,...

15 MODO IDLE A UCP PÁRA RAM E DEMAIS COMPONENTES CONTINUAM ATIVOS CONSUMO CAI PARA 15% DO ORIGINAL PORTAS E/S MANTÊM O ÚLTIMO ESTADO ALE E PSEN/ = 1 FORMA DE ENTRADA DESSE MODO: BIT 0 PCON 1 FORMAS DE SAÍDA DESSE MODO: a. POR INTERRUPÇÃO HABILITADA 1. COLOCAR 0 NO BIT 0 DE PCON (TIRA DE IDLE) 2. DESVIA P/ TRATAMENTO INTERRUPÇÃO 3. RETI LEVA PARA A INSTRUÇÃO SEGUINTE À QUE COLOCOU A UCP EM IDLE b. RESET: IDEM 1 E 3: NÃO VAI PARA A POSIÇÃO 0000h!

16 MODO POWER DOWN TODAS AS ATIVIDADES DA UCP SÃO SUSPENSAS A RAM INTERNA MANTÉM OS DADOS ALE, PSEN/ VÃO PARA 0 PORTAS E/S: MANTÉM ÚLTIMO ESTADO (COLOCAR 0, SE POSSÍVEL, POIS REDUZ O CONSUMO) CONSUMO: 10mA, E Vcc PODE SER REDUZIDO A ~ 2.0 V FORMA DE ENTRADA DESSE MODO: BIT 1 PCON 1 FORMA DE SAÍDA DESSE MODO: RESET: RECOMEÇO DO PROGRAMA EM 0000h

17 80C51 ENTRADAS E SAÍDAS 4 PORTAS DE ENTRADA E SAÍDA, ENDEREÇADAS POR BYTE OU POR BIT, BIDIRECIONAIS. ÚTEIS PARA CONTROLAR PERIFÉRICOS, IMPLEMENTAÇÃO DE HANDSHAKING, FUNÇÕES LÓGICAS, PORTAS PARALELAS, ETC. P0 - END. 80h (P0.0 80h, P0.1 81h,..., P0.7 87h): NÃO DISPONÍVEL EM CASO DE EXPANSÃO EXTERNA DE MEMÓRIA (AD0-AD7) SUPORTA 8 CARGAS TTL LS. NÃO POSSUI RESISTORES DE PULL-UP INTERNOS.

18 CONFIGURAÇÃO DAS PORTAS

19 80C51 ENTRADAS E SAÍDAS P1 - END. 90h (P1.0 90h, P1.1 91h,..., P1.7 97h): SUPORTA 4 CARGAS TTL LS. POSSUI RESISTORES DE PULL-UP INTERNOS. P2 - END. A0h (P2.0 - A0h, P2.1 - A1h,..., P2.7 - A7h): NÃO DISPONÍVEL EM CASO DE EXPANSÃO EXTERNA DE MEMÓRIA (A8-A15). SUPORTA 4 CARGAS TTL LS. POSSUI RESISTORES DE PULL-UP INTERNOS.

20 80C51 ENTRADAS E SAÍDAS P3 - END. B0h (P3.0 - B0h, P3.1 B1h..., P3.7 B7h): ALGUNS BITS NÃO DISPONÍVEIS NO CASO DE USO DOS RECURSOS PORTA SERIAL E TIMERS. SUPORTA 4 CARGAS TTL LS. POSSUI RESISTORES DE PULL-UP INTERNOS. BIT P3.7 P3.6 P3.5 P3.4 P3.3 P3.2 P3.1 P3.0 SINAL RD/ WR/ T1 T0 INT1/ INT0/ TXD RXD END. B7H B6H B5H B4H B3H B2H B1H B0H

21 80C51 ENTRADAS E SAÍDAS ALGUMAS INSTRUÇÕES LEEM O PINO DA PORTA: MOV C,P1.5 ; Flag Carry P1.5 O NÍVEL LÓGICO PODE ESTAR DEGENERADO (CARGAS MAIS ALTAS, P.EX., TRANSISTORES). NESSE CASO, PODE- SE LER A SAÍDA DO LATCH: INSTRUÇÕES QUE LEEM E MODIFICAM (POR EX., COMPLEMENTO) LEEM A SAÍDA DO LATCH: CPL P1.5 ; Complementa P1.5 1 CANAL SERIAL 2 TIMERS/CONTADORES EXPANSÕES: MAPEADAS NA MEMÓRIA RAM. EXEMPLOS: DISPLAYS, PORTAS DE 8 BITS ADICIONAIS, CONVERSORES AD E DA.

22 8051 INTERRUPÇÕES INT0/ (MAIS PRIORITÁRIA) E INT1/: BITS DA PORTA P3 INTERRUPÇÕES VETORADAS, COM VETOR FIXO NA MEMÓRIA DE PROGRAMA HABILITAÇÃO E DESABILITAÇÃO INDIVIDUAL: BITS DO IE INTERRUPÇÕES POR SOFTWARE: NÃO POSSUI (TRAP OU RST), MAS PODEM SER SIMULADAS (ESCRITA NO REGISTRADOR DE INSTRUÇÕES). USO: POR EXEMPLO, CHAMADAS AO SISTEMA OPERACIONAL. PRIORIDADES A INTERRUPÇÃO DE PRIORIDADE MAIOR INTERROMPE A INTERRUPÇÃO DE PRIORIDADE MENOR: INT0/, TIMER 0, INT1/, TIMER 1, CANAL SERIAL MASCARAMENTO PERMITIDO REGISTRADOR IE PERMITE A CRIAÇÃO DE DOIS GRUPOS DE PRIORIDADE ( NESTING ): INTRi: SENSÍVEL À BORDA DE DESCIDA OU A NÍVEL ("0"), CONFIGURÁVEL

23 VETOR DE INTERRUPÇÕES 0000h RESET h INT0/ Bh TIMER h INT1/ Bh TIMER h CANAL SERIAL...

24 ESTRUTURA DAS INTERRUPÇÕES

25 REGISTRADOR TCON (88h) BIT TCON.7 TCON.6 TCON.5 TCON.4 TCON.3 TCON.2 TCON.1 TCON.0 SINAL TIMERS 0 E 1 IE1 IT1 IE0 IT0 END. 8Fh 8Eh 8Dh 8Ch 8Bh 8Ah 89h 88h ITi = 1 : INTi\ ACEITA NA TRANSIÇÃO DE 1 PARA 0, DEVENDO PERMANECER EM 0 POR PELO MENOS 12 PERÍODOS DE CLOCK ITi = 0 : INTi\ ACEITA SE NA AMOSTRAGEM ESTIVER EM 0 (DEVE VOLTAR PARA 1 ANTES DO RETORNO DA ROTINA DE TRATAMENTO IEi: O HARDWARE INTERNO O FAZ = 1 QUANDO DETECTADA UMA TRANSIÇÃO DE 1 PARA 0 EM INTi\, E = 0 QUANDO TRATA INTi\

26 REGISTRADOR IE (A8h) BIT IE.7 IE.6 IE.5 IE.4 IE.3 IE.2 IE.1 IE.0 SINAL EA ES ET1 EX1 ET0 EX0 END. AFh AEh ADh ACh ABh AAh A9h A8h

27 REGISTRADOR IP (B8h) BIT IP.7 IP.6 IP.5 IP.4 IP.3 IP.2 IP.1 IP.0 SINAL PS PT1 PX1 PT0 PX0 END. BFh BEh BDh BCh BBh BAh B9h B8h

28 TIMER/COUNTER 2 Timer/Counter de 16 bits Várias formas de entrada Geração interrupção Timer 1 utilizado para gerar o Baud rate da UART