As saídas tomam valores em função das entradas no momento e dos acontecimentos passados Existência de memória

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1 Circuitos Lógicos Sequenciais Definição As saídas tomam valores em função das entradas no momento e dos acontecimentos passados Existência de memória Conceito de Memória Asaídadependedevariáveisdeentradaedoestadoanterior Estado anterior Estado actual. 0. Lógica e Sistemas Digitais 147

2 Circuitos Lógicos Sequenciais Modelos Gerais Moore Mealy Lógica e Sistemas Digitais 148

3 Circuitos Lógicos Sequenciais Tipo Assíncronos o estado muda no momento em que as entradas mudam Síncronos a observação das entradas e subsequente evolução de estado, realiza-se em sincronismo com a transição de um sinal de entrada específico denominado por relógio(clock). Comportamento temporal instante de tempo em que o valor lógico à entrada de uma porta lógica se modifica, nãoéomesmoemqueasaídadessamesmaportasealtera Tempo de propagação diferente das portas lógicas vector de estado seguinte pode percorrer várias combinações antes de atingir a combinação estabelecida. Se o elemento de memória for: Assíncrono problemas Síncrono Irrelevante se período do relógio > tempo de propagação Dispositivo de memória DRAM(Dynamic Random Acesses Memory) condensador (necessita refrescamento) SRAM(Static Random Acesses Memory) voláteis, mais rápidas, maior consumo Lógica e Sistemas Digitais 149

4 Memórias Flip-flop Circuitos biestáveis Realimentação positiva Células unitárias Flip-flop D-latch ou transparent latch assíncrono Lógica e Sistemas Digitais 150

5 Memórias Flip-flop S-R EntradasS(Set)eR(Reset) MantémestadocomSeRinactivas S e R não podem ser activadas em simultâneo(ambiguidade) Assíncrono " " 1... ; prioritário " " 0.. ; Rprioritário Lógica e Sistemas Digitais 151

6 Memórias Flip-flop S-R-E latch(sr com Enable) Comportamento do S-R quando E=1 Insensível às entradas quando E=0; mantendo-se no estado anterior E S R Q* Q x Lógica e Sistemas Digitais 152

7 Memórias Flip-flop D-latch Sintetizado a partir de flip-flop S-R Entrada Enable Quando inactiva a saída permanece inalterada (o flip-flop fica insensível à entrada D) QuandoactivaDpassaparaasaída Lógica e Sistemas Digitais 153

8 Memórias Flip-flop D edge-triggered Síncrono Reagem ao flanco ascendente (ou descendente) do sinal de relógio Configuração master-slave Tabela de Verdade Tabela de Transição de estados Clk D Q* Q 0 Q* Q* 1 Q* Q* Q* Q* Q* Q D Lógica e Sistemas Digitais 154

9 Memórias Flip-flop J-K edge-triggered Entradas analisadas na transição ascendente do relógio SeQ=0sóJ=1mudaQpara 1 SeQ=1sóK=1mudaQpara 0 Se J=K=1 Q transita para o outro estado no flanco ascendente do relógio Clk J K Q* Q 0 Q* Q* 1 Q* Q* Q* Q* 0 0 Q* Q* Q* Q* Lógica e Sistemas Digitais 155

10 Memórias Flip-flop T edge-triggered(toggle) Entradas analisadas na transição ascendente do relógio SeT=0 Qpermanecenoestadoanterior SeT=1 Qtransitaparaooutroestadonoflancoascendentedorelógio Clk T Q* Q 0 Q* Q* 1 Q* Q* Q* Q* 0 Q* Q* 1 Q* Q* Q* Q T Lógica e Sistemas Digitais 156

11 Memórias Diagrama de estados dos Flip-flops Flip-flop edge-triggered Descrição de comportamento por fluxograma Testedovalorlógicodasentradas condicionaopróximoestado Ocorre sempre na transição ascendente do relógio. Estado Testesobreumavariáveldeentrada Lógica e Sistemas Digitais 157

12 Memórias Diagramas de estado dos flip-flops Transições de estado ocorrem no flanco ascendente do relógio D J-K T Q Q Q D J T Q Q Q 0 D 1 1 K 0 1 T 0 Lógica e Sistemas Digitais 158

13 Memórias Síntesedeflip-flopsapartirdeoutros.. Lógica e Sistemas Digitais 159

14 Memórias Comandos e Sinais Síncronos e Assíncronos PRESET(Set prioritário) e CLEAR(reset prioritário) Síncronos ou assíncronos Active high ou active low D J-K Lógica e Sistemas Digitais 160

15 Memórias Registo Armazenaumapalavradenbits Entradadenbits Saídadenbits Entrada de controlo Activada registaosnbitspresentesnaentradaeregista-osnasaída Lógica e Sistemas Digitais 161

16 Memórias Registo tipo latch t PW (PulseWidthtime)duraçãomínimadosinalnessepatamar t DS (Data Set-up time) intervalo de tempo mínimo a respeitar entre o estabelecimento de informação estável na entrada de dados e o momento da memorização t DH (Data Hold time) intervalo mínimo de tempo durante o qual ainda se torna necessário manter a informação estável na entrada de dados após ter terminado o sinal de memorização t PD (Propagation Delay time) tempo máximo de propagação entre um acontecimentonaentradadedadoseoseureflexonasaídadocircuito Lógica e Sistemas Digitais 162

17 Memórias Registo tipo edge-triggered t PW (PulseWidthtime)duraçãomínimadosinalnessepatamar t DS (Data Set-up time) intervalo de tempo mínimo a respeitar entre o estabelecimento de informação estável na entrada de dados e o momento da memorização t DH (Data Hold time) intervalo mínimo de tempo durante o qual ainda se torna necessário manter a informação estável na entrada de dados após ter terminado o sinal de memorização t PD (Propagation Delay time) tempo máximo de propagação entre um acontecimentonaentradadedadoseoseureflexonasaídadocircuito Lógica e Sistemas Digitais 163

18 Contadores(counters) Destinam-se a realizar contagens em sequência, possuindo um registo sobreoqualacontageméacumulada Registos Deslizantes(Shift-registers) Permite a conversão paralelo-série e vice-versa Estruturas MSI típicas Lógica e Sistemas Digitais 164

19 Contadores Estrutura Síncronos Assíncronos Módulo de Contagem Potênciade2(2 n ) depotênciade2 Sequência de Contagem Binário Natural Crescente Decrescente Crescente ou decrescente Outras Código Gray Etc. Lógica e Sistemas Digitais 165

20 Contadores Assíncronos A entrada de relógio dos sucessivos flip-flops está ligada à saída do flip-flop imediatamente anterior Assincronismo de transições na mudança de estado, i.e., as inversões de estado não são simultâneas, dependendo do tempo de trânsito (atraso) ao longo dos flip-flops. Nãopodeserusadocomrelógiodealtafrequência Exemplo: Contador módulo 16 Na transição do estado 1111 para 0000 o contador irá passar por estados intermédios indesejáveis Lógica e Sistemas Digitais 166

21 Contadores Síncronos As entradas de relógio dos sucessivos flip-flops estão ligadas entre si Simultaneidade na mudança de estados Síncronos Série Síncronos Paralelo Lógica e Sistemas Digitais 167

22 Contadores Síncronos Série ApenasusaportasANDde2entradas,emsérie O bit de peso 2 m só transita de 0 para 1 quando todos os bits de pesoinferior(2 0 a2 m-1 )tiveremtomadoovalor1 Pode não funcionar correctamente a altas frequências Lógica e Sistemas Digitais 168

23 Contadores Síncronos Paralelo Estrutura base idêntica à do síncrono série Menor tempo de propagação melhor resposta a altas frequências Utiliza apenas um nível de AND para cada flip-flop(paralelo) Lógica e Sistemas Digitais 169

24 Contadores MSI Entradas P 0..3 Palavrade4bitscomaqualsepode carregarocontador UP/DOWN(UnD) determinaseosentidodacontagemé crescente ou decrescente ENABLE(CE-CountEnable) só quando activa permite a contagem LOAD(PL-Parallel Load) Introduz como estado global do contador a palavra presente nas entradas P 0..3 (sinalassíncrono) RESET(MR-Master ResetouCLEAR) activada coloca o estado do contador a zero. Esta acção tem prioridade sobre a acção LOAD(sinal assíncrono) C Up /C Dn ouclk Relógioparacontagemcrescente/decrescente(C Dn =1/C Up =1) Lógica e Sistemas Digitais 170

25 Contadores MSI Saídas MAX/MIN enquanto activa, que o contador se encontra num dos estados extremos de contagem: n-1 na contagem crescente e 0 na contagem decrescente Usada para concatenação síncrona em cadeia por ligação à entrada ENABLE de outro módulo CARRY activa:acontagemécrescente,oestadopresenteén-1eosinaldeclkestáazero (..... ) Permite interligar contadores em modo assíncrono BORROW activa: a contagem é decrescente, o estado presente é zero e o sinal de CLK está a zero (..... ) Permite interligar contadores em modo assíncrono RIPPLE CLOCK Resulta da intersecção de MAX/MIN com CLK Utilizada para a propagação do relógio ao contador de peso seguinte em concatenação assíncrona Lógica e Sistemas Digitais 171

26 Contador Assíncrono com Parallel Load(PL) Activação da saída em 100 colocação do relógio para evitar estados transitórios Lógica e Sistemas Digitais 172

27 Contador Up/Down Síncrono com PL Lógica e Sistemas Digitais 173

28 Contador Up Contador modo série Contador modo paralelo Lógica e Sistemas Digitais 174

29 Contador Down Lógica e Sistemas Digitais 175

30 Contador Crescente/ Decrescente(Up/Down) Contador Up Contador Down Contador Up/Down Lógica e Sistemas Digitais 176

31 ContadorUpcomParallelLoad(PL)eMasterReset(MR) PLeMRassíncronos Lógica e Sistemas Digitais 177

32 ContadorUp/DowncomPLeMR Lógica e Sistemas Digitais 178

33 Contador Up/Down Limitedecontagem(TerminalCount-TC) Saída para concatenação assíncrona(ripple-clock- RP) Lógica e Sistemas Digitais 179

34 Contadores comerciais(ttl) Síncronos 74192;74193;74191;74161;74163;74160 Assíncronos 7493;74293;74323 Lógica e Sistemas Digitais 180

35 Exemplo1 Realizarumdivisordefrequênciapor6 AentradaPLemambososcontadorestemnaturezasíncrona Lógica e Sistemas Digitais 181

36 Exemplo2 Pretende implementar-se um sistema de controlo de abertura de uma fechadura electromecânica accionada por um botão B segundo o esquema seguinte: AopremirobotãoBacende-seumalâmpadaLdurante6segundos; Durante o intervalo de tempo em que a lâmpada L está acesa, é necessário actuar o botão B um número n de vezes pré-estabelecido através de um Thumb WheelSwitch,com(1<n<8); Findo os 6 segundos a fechadura F é accionada se o número de actuações de B coincidir com o valor n pré-estabelecido. Como a fechadura é electromecânica é necessário que esta seja activada durante 2 segundos. Solução Uma solução possível passa por utilizar dois contadores, um para contabilizar os tempos 2 e 6 segundos e outro para contabilizar o número de actuações do botão B Lógica e Sistemas Digitais 182

37 Exemplo2 Solução(cont): Lógica e Sistemas Digitais 183

38 Exemplo2 Solução(cont) Comoafrequência utilizada para contabilizaros tempos de espera é de 2Hz, os temposde6e2segundotêmumaprecisãodemeiosegundo. Em ambos os contadores, as entradas PL têm natureza assíncrona. Os contadores podem ser assíncronos, pois a informação que é utilizada pelo ASM é a saída borrow que é interceptada com o sinal de relógio e só fica activaquandoorelógioestáazero. OobjectivodemanteractivoosinalL 5 noestado1,égarantirholdtimeàacção de load do contador de tempo, pois de outra forma, a passagem do estado 0 para o estado 1 implicava retirar PL e simultaneamente alterar o valor na entradap 3. Lógica e Sistemas Digitais 184

39 Registo de Deslocamento(Shift Register) Transmissão/recepção com conversão paralelo-série e série-paralelo Lógica e Sistemas Digitais 185

40 Shift Register Estrutura Típica Load/Shift: 1 transfere para a saída os dados presentes à entrada duma forma síncrona 0 impõearealizaçãododeslocamentoàdireitaouàesquerdaconformea entrada Right/Left Right/Left: Indica o sentido do deslocamento ao ritmo dos pulsos de relógio Clear: Leva ao estado 0 todos os flip-flops(assíncrona) Lógica e Sistemas Digitais 186

41 Shift Register Exemplo: 74LS195 4 Bit Parallel Acess Shift Register Não dispõe de comando Right/Left Alternativa: Lógica e Sistemas Digitais 187

42 74LS195 Diagramas temporais Lógica e Sistemas Digitais 188

43 Exemplo1:Varrimento Exemplo 2: Temporizador Lógica e Sistemas Digitais 189

44 Exemplo3:SomadorSequencialde4bits Lógica e Sistemas Digitais 190

45 Concepção baseada em Flip-flops(máquina de estados) Estrutura organizada de módulos de acção e módulos de controlo, susceptível de ser descrita por um esquema de fluência de informação (EFI)eumesquemadesequênciadeacções(ESA) MódulosdeAcção Realizam as operações evocadas(operações primitivas) Circuito combinatório Módulos de Controlo Fornecem aos módulos de acção as ordens ou sinais de controlo condicionantes da sua activação Máquinas de Estados(flip-flops e lógica combinatória ou registos e ROM) Lógica e Sistemas Digitais 191

46 Formas de Representação de Sistemas Diagramas de Blocos Diagrama de Estados ASM Algorithmic State Machine Algoritmo Processo susceptível de ser implementado por dispositivos digitais Propriedades Finito Inteligível(sem ambiguidades) Exequível Caracterizável externamente(relação entre saídas e entradas) Flowchart Forma mais comum de representação, não comprometida com a especificidade da implementação ASMchart Representação de máquinas de estados Lógica e Sistemas Digitais 192

47 Síncronos Modelo de Circuito Sequencial Síncrono RG registo de p flip-flops edge-triggered (geralmente do tipo D) X n estadopresente X n+1 estado seguinte para o qual o sistema vai evoluir na próxima transição de relógio X n+1 =g(x n,e n ) S n =f(x n,e n ) As p componentes de X n denominam-se variáveis de estado e correspondem ao estado (saídaq)decadaumdos p flip-flops constituintes do registo, após ocorrência do n- ésimo impulso de relógio As funções booleanas f e g podem ser descritasporasm ouporumatabelade estado seguinte e saída, função do estado presente e entrada Lógica e Sistemas Digitais 193

48 Exemplo 1: Projecto de um contador crescente módulo 3 Solução: Estecontadorterá3estados,necessitandode2bitsparaasuacodificação Nãotementradas Tabela de sequência de estados Oestado11nãoéutilizadosendoconsideradodon tcare MétododeClare: Tabelas de transição de estado Mapas de Karnaugh ASMdeevoluçãodeestados Lógica e Sistemas Digitais 194

49 Exemplo 1: Projecto de um contador crescente módulo 3 Solução(cont.): ASM X 1 X a 0 1 Circuito sequencial síncrono Flip-flops edge-triggered Aentradaderelógioéomissa Avaliação da variável é feita no flanco ascendente do relógio Otempomínimoemcadaestadoéumperíododerelógio b c S 0 S Lógica e Sistemas Digitais 195

50 Exemplo 1: Projecto de um contador crescente módulo 3 Solução(cont.): Mapa e atribuição de estados(state Assignment) x 0 Tabela de transição de estados a c b x 1 Lógica e Sistemas Digitais 196

51 Exemplo 1: Projecto de um contador crescente módulo 3 Solução(cont.): Síntese com flip-flops D. M M Lógica e Sistemas Digitais 197

52 Exemplo 1: Projecto de um contador crescente módulo 3 Solução(cont.): Síntese com flip-flops J-K 1 1 S 1 S M S 1 S M Lógica e Sistemas Digitais 198

53 Exemplo 1: Projecto de um contador crescente módulo 3 Solução(cont.): Síntese com flip-flops T Lógica e Sistemas Digitais 199

54 Exemplo2: Projectodeumcontadorcrescentemódulo3ou4 emfunçãodeumaentradam M=0 contagememmódulo3 M=1 contagememmódulo4 Existe uma entrada S que deixa avançar a contagem ou pára a contagem no seu máximo valor S=0 avançonormal S=1 páraacontagemnovalormáximo Existem2saídasFeGquequandoactivasindicam: F:queacontagemestáemnºímpar G: que a contagem é superior ou igual a 2, quando em contagem em módulo 4 Lógica e Sistemas Digitais 200

55 Exemplo2 Solução Aspectosateremconta: AsentradasMeSsãoassíncronas A saída G éigualmente assíncrona e édependente doestadoeda entrada M Lógica e Sistemas Digitais 201

56 Exemplo2 Solução(cont) ASM Mapa de State Assignment Síntese com flip-flops D a c x 0 b d x 1 a b F X 1 X c M S 0 G d G, F 0 1 S Lógica e Sistemas Digitais 202

57 Exemplo2 Solução(cont) Saídas Lógica e Sistemas Digitais 203

58 Exemplo2 Solução(cont) Síntese com flip-flops J-K.... Lógica e Sistemas Digitais 204

59 Memória de Estado OneHot A cada estado é atribuído um flip-flop (FF). Utiliza mais FF Necessita de menos lógica na entrada de cada FF As saídas activas em cada estado só dependem da saída desse FF Implementações assíncronas ou dispondo de muitos FF e pouca lógica associada às entradas (FPGA) Lógica e Sistemas Digitais 205

60 Memória de Estado Highly-Encoded State Assignments Numerar em binário os vários estados Diminui o nº de FF Aumenta a lógica associada à geração de estado seguinte e às saídas Mais adequado à implementação com PAL ou lógica discreta Lógica e Sistemas Digitais 206

61 Memória de Estado Highly-Encoded State Assignments Numerar em binário os vários estados Diminui o nº de FF Aumenta a lógica associada à geração de estado seguinte e às saídas Mais adequado à implementação com PAL ou lógica discreta D 1 D 0 Lógica e Sistemas Digitais 207

62 Exemplo3 Realize a síntese de um circuito para controlo da abertura e fecho de uma porta através de um sensor de presença P como mostra a Figura. O movimento da porta é realizado por um motor cujo movimento é controlado por dois sinais: ON para ligar o motor, e SF que determina o sentido de rotação do motor, e que quando activo estabelece o sentido de fecho. Para determinar se a porta se encontra aberta ou fechada existemdoissensoresaefqueficamactivosquandoaportase encontra completamente aberta ou completamente fechada. A abertura e fecho da porta devem obedecer aos seguintes critérios: Quando a porta se encontra fechada, inicia a abertura se o sensor P ficar activo; Iniciada a abertura, esta só termina quando a porta se encontrar totalmente aberta; A porta depois de totalmente aberta inicia de imediato o fecho caso o sensor P não esteja activo, caso contrário permanece aberta enquanto o sensor P se mantiver activo. Iniciado o fecho, este só termina quando a porta se encontrar totalmente fechada. Durante o fecho, se o sensor P ficar activo, então o sistema reinicia a abertura de imediato. Lógica e Sistemas Digitais 208

63 Exemplo 3(resolução)- Modelo Moore Implementação highly-encoded(flip-flops D) D 0 D 1 Lógica e Sistemas Digitais 209

64 Exemplo 3(resolução)- Modelo Moore Implementação highly-encoded(flip-flops J-K) J 0 K 0 J 1 K 1 Lógica e Sistemas Digitais 210

65 Exemplo 3 (resolução) - Modelo Mealy Implementação highly-encoded Comportamento da máquina de estados: A porta encontra-se fechada máquina no estado 0 aguardando que P seja verdadeiro; P verdadeiro estado 1 e activa ON enquanto A falso até que a porta fique completamente aberta. Porta completamente aberta estado 0, desligando o motor. No estado 0 e P activo a máquina transita entre o estado 0 e o estado 1 mantendo o motor desligado. No estado 0, logo que P seja falso, fixa-se em 0, e enquanto não existir P e F for falso, mantém o portão a abrir. Dado o ASM obtido, o flip-flop mais adequado é o JK, pois P faz set e A reset. Lógica e Sistemas Digitais 211

66 Exemplo 3(resolução)- Modelo Mealy Implementação highly-encoded Lógica e Sistemas Digitais 212

67 Interligação entre Máquinas de estado Deve evitar-sea activação de uma variável de saída função de estado e entrada na transição de estado, principalmente quando se trate de variáveis de interligação entre máquinas. Exemplo Pretende controlar-se a abertura e fecho da porta com um único botão. Sempre que se prime o botão alteramos o estado de movimento da porta. Se está em andamento pára, se está parado inicia o movimento em sentido contrário àquele em que se encontrava quando parou. O movimento da porta cessa por detecção dos sensores de aberto e fechado. O teste continuado do botão por parte do controlo, leva a que o movimento da porta fique a transitar entre parar e inversão de marcha enquanto o botão permanece premido. Lógica e Sistemas Digitais 213

68 Interligação entre Máquinas de estado Exemplo Énecessáriodetectarasactuaçõesdobotão produzirumaúnicaacçãoporcadavez que se pressiona o botão. Na solução anterior o botão é testado em todos os estados duplicar o número de estados, para realizar a detecção edge-trigger do botão. Duas máquinas de estado interligadas simplifica a implementação do controlo. Uma máquina realiza a detecção edge-trigger da actuação do botão (DET) e a outra realiza o controlo do movimento da porta(cmp). Na interligação proposta só existe informação na direcção DET CMP o sinal TB tem que ter uma duração tal que possa ser observado pelo CMP, mas não muito longa para não ser observada por mais que uma vez. Lógica e Sistemas Digitais 214

69 Interligação entre Máquinas de estado Exemplo Máquina com 3 estados e saída TB (função de estado) é activa durante um só estado(estado 01). As máquinas DET e CMP têm que estar síncronas o mesmo sinal de relógio. Observação de TB pela CMP não pode ser feita no mesmo instante em que é alterado pelo DET relógio das 2 máquinas é desfasado de 180 de forma a garantir que o sinal TB está estável no momentoemqueétestado pelo CMP. Simplificar DET saída TB, função de estado e entrada Lógica e Sistemas Digitais 215

70 Interligação entre Máquinas de estado Exemplo A implementação anterior apresenta o seguinte problema: se o momento em que se actua o botão for posterior à transição descendente de MCLK e anterior ao momento da transição ascendente de MCLK, o tempo de activação da saída TB não é observada pelo CMP. Por esta razão, a utilização de variáveis de saída função de estado e entrada, tem que ser muito criteriosa. Lógica e Sistemas Digitais 216

71 Interligação entre Máquinas de estado Exemplo Se as 2 máquinas não têm o mesmo relógio (não síncronas) garantir que o CMP informa o DET que já consumiu aquele acontecimento intercalar entre cada um dos estados do ASM do módulo CMP um estado de activação do sinal ACK (Acknowledge) e alterar a máquina do DET. Solução semiligada CMPnãotemconfirmaçãode que o sinal ACK foi recebido pelo DET. Lógica e Sistemas Digitais 217

72 Interligação entre Máquinas de estado Exemplo Solução totalmente interligada o CMP espera pela activação do sinal TB, e quando tal acontece, em resposta, activa o sinal ACK esperandoqueporessarazãoodetdesactivetb. Após a desactivação de ACK por parte do CMP, o DET prosseguirá aguardando nova transição ascendente de B. Variável B circuito de debounce do comutador/interruptor que lhe está associado. Lógica e Sistemas Digitais 218

73 Circuito de debounce Sinal digital por actuação de um interruptor ou comutador mecânico. Produzido no instante da abertura ou do fecho dos contactos devido à vibração destes e à disrupção do ar quando os contactos estão muito próximos. Problemática se o objectivo for excitar entradas com tempos de reacção muito pequenos (relógio de um elemento edge-triggered). Produção de várias transições por cada actuação do interruptor ou comutador. Lógica e Sistemas Digitais 219

74 Temporização Contagem de tempo Contador Shift-register Lógica e Sistemas Digitais 220

75 -CUPL CUPL Macro-célula PAL22V10 Saída Combinatória Sequencial(registered) Lógica e Sistemas Digitais 221

76 -CUPL ASM (controlo de porta - Moore) Lógica e Sistemas Digitais 222

77 -CUPL ASM (controlodeporta-mealy) Variáveisdesaídaemfunçãodeestadoeentrada Lógica e Sistemas Digitais 223

78 -CUPL Exemplo: Registo de 8 bits edge-trigger com controlo na saída Lógica e Sistemas Digitais 224

79 -CUPL PAL ATF750C 20 Flip-flops Relógios independentes AR independentes SPglobal Relógio(pino1) Sem complemento Maior frequência Menor tempo de propagação PINNODES 2º flip-flop da macro-célula Não tem ligação aos pinos de saída Lógica e Sistemas Digitais 225

80 -CUPL PAL ATF750C PINNODES PIN e PINNODE partilhem em partes iguais os termos produtos da macro-célula Se o número de termos produto associado ao flip-flop de saída não for suficiente para a implementação de uma determinada função, o CUPL utiliza os termos produtos do PINNODE, inviabilizando assim a utilização deste. Lógica e Sistemas Digitais 226

81 -CUPL PAL ATF750C Exemplo (contador 4 bits com entrada de count enable) AentradadecontroloTdecadacélulatomaemsimultâneooestadodetodasas células que lhe estão a montante. Lógica e Sistemas Digitais 227

82 -CUPL Configuração PAL ATF750C Flip-flop configurarasentradasdereset(ar),preset(sp)ederelógio definirotipo(dout SequenceouSequenceT). extensões CUPL válidas: OE (controlo do three-state de saída) AR, SP, D, T, DFB (sinais associados aos flip-flops) CK, CKMUX (sinais associados à configuração do sinal de relógio) IO(sinal associado à identificação da realimentação do pino) Atribuição de pinos Entrada pin[2,3,4,5]=[i1,i2,i3,i4]; Saídas combinatórias ou sequenciais pin[20,21,22,23]=[o20,o21,o22,o23]; Nós internos: pinnode[34, 31, 44] =[O23Q1, O20Q1, O23Q0]; Lógica e Sistemas Digitais 228

83 -CUPL Configuração PAL ATF750C Flip-flop AtribuiçãodossinaisAR,SPeOE O23.ar=I1&I2; O23.sp=I3; O23.oe=I2&I4; Configuração dos sinais de relógio CKMUX:relógioglobalvindodopino1 CK: relógio proveniente de um termo produto pin1=sync_clk; pin2=async_clk; O22.ckmux = sync_clk; O23.ck=async_clk&I1; O23Q1.ck = sync_clk; Lógica e Sistemas Digitais 229

84 -CUPL Configuração PAL ATF750C Flip-flop Identificaçãodotipodeflip-flop(DouT) O23.d=I1&I2; O22.t=I1&I2; Lógica e Sistemas Digitais 230

85 -CUPL Configuração PAL ATF750C Saída Combinatória Lógica e Sistemas Digitais 231

86 -CUPL Configuração PAL ATF750C Saída Combinatória com registo oculto Lógica e Sistemas Digitais 232

87 -CUPL Configuração PAL ATF750C Saída Sequencial Lógica e Sistemas Digitais 233

88 -CUPL Configuração PAL ATF750C Saída Sequencial com registo oculto Lógica e Sistemas Digitais 234

89 -CUPL Configuração PAL ATF750C Saída com 2 registos ocultos e entrada I/O Lógica e Sistemas Digitais 235