Circuitos Digitais. Conteúdo. Expressão de Saída. Produtos Canônicos. Soma de Produtos. Circuitos Lógicos Combinacionais. Simplificação de Circuitos

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1 Ciência da Computação Simplificação de Circuitos Prof. Sergio Ribeiro Material adaptado das aulas de I do Prof. José Maria da UFPI Conteúdo Circuitos Lógicos Combinacionais Produtos Canônicos Forma de Soma-de-Produtos Forma de Produto-de-Somas Simplificação de Circuitos Lógicos Simplificação Algébrica Projetando Circuitos Lógicos Combinacionais Circuitos Exclusive-OR e Exclusive-NOR Circuitos Gerador e Verificador de Paridade Circuitos para Habilitar/Desabilitar de CIs Digitais 2 Circuitos Lógicos Combinacionais Expressão de Saída Os circuitos descritos e analisados até o momento podem ser classificados como CIRCUITOS LÓGICOS COMBINACIONAIS porque, em qualquer instante de tempo, o nível lógico da saída do circuito depende da combinação dos níveis lógicos presente nas entradas. Um circuito combinacional não possui a característica de memória, portanto sua saída depende apenas dos valores atuais das entradas. Assim, justifica-se nos circuitos combinacionais um estudo mais detalhado da simplificação dos circuitos lógicos. Dois métodos serão usados: o primeiro usará os teoremas da álgebra booleana, e o segundo usará uma técnica de mapeamento. 3 Existem 4 maneiras possíveis de fazer a operação AND com dois sinais de entrada. Essas saídas são chamadas de produtos fundamentais ou produtos canônicos. Para esses produtos, só existe uma combinação possível paraqueoresultadoseja1. A B Produto Fundamental 0 0 A B 0 1 A B 1 0 A B 1 1 A B 4 Produtos Canônicos Soma de Produtos Método utilizado para encontrar a equação lógica de um circuito digital. A equação fica como uma soma dos produtos canônicos que produzem uma saída alta. A expressão do circuito fica sempre correta pois, para uma soma ter resultado alto (= 1), basta queapenasumdostermosdasomasejaiguala 1,ouseja,A+1=

2 Operação OR e a Porta OR Por exemplo, se na tabela verdade as entradas A=1, B=0 e C=0 resultam em uma saída alta, então seu produto fundamental é: = A B C = 1 7 Soma de Produtos Dada a tabela-verdade, localize as saídas altas e escreva o produto fundamental delas. Localizado as saídas altas na tabela anterior, os produtos canônicos são: = 1 ABC = 1 ABC = 1 ABC = 1 ABC A B C Y Portanto, a equação da soma de produtos (saída do circuito) é: Y = ABC + ABC + ABC +ABC 8 Soma de Produtos Desenhando o circuito lógico com portas AND e OR temos: Produto das Somas Método também utilizado para encontrar a equação lógica de um circuito digital. Aequaçãoficacomoumprodutodassomasdas entradas que produzem uma saída baixa. A expressão do circuito fica sempre correta pois, para um produto ter resultado baixo (= 0), bastaqueapenasumdostermossejaiguala0, ouseja,a 0= Produto das Somas Produto das Somas Por exemplo, se na tabela verdade as entradas A=1,B=0eC=0resultamemumasaídabaixa, entãosuasomaé: = A+B+C = 0 11 Dada a tabela-verdade, localize as saídas baixase escreva a soma que resulta em 0. Localizado as saídas baixas na tabela anterior, a equação da soma de produtos é: = 0 A+B+C = 0 A+B+C = 0 A+B+C = 0 A+B+C A B C Y Portanto, a equação do produto das somas (saída do circuito) é: Y = (A+B+C) (A+B+C) (A+B+C) (A+B+C) 12 2

3 Produto das Somas Desenhando o circuito lógico com portas OR e AND temos: Simplificação de Circuitos Lógicos Uma vez obtida a expressão de um circuito lógico, podemos reduzi-la a uma forma mais simples que contenha um menor número de termos ou variáveis em um ou mais termos da expressão. Essa nova expressão pode então ser usada na implementação de um circuito equivalente ao circuito original, mas que contém menos portas lógicas e conexões. Dois métodos para simplificação de circuitos lógicos serão estudados: i. Simplificação Algébrica, e ii. Mapa de Karnaugh Simplificação Algébrica Podemos usar os teoremas da Álgebra Booleana para nos auxiliar a simplificar expressões de circuitos lógicos. Entretanto, nem sempre é óbvio qual teorema deve ser aplicado para se obter o resultado mais simplificado. Assim, as simplificações algébricas são, muitas vezes, um processo de tentativa-e-erro. Entretanto, com a experiência, pode-se obter resultados razoavelmente bons. Uma metodologia para a aplicação dos teoremas booleanos na busca pela simplificação de expressões lógicas é seguir os dois seguintes passos: 1. A expressão original é colocada na forma de soma-de-produtos aplicandos se repetidamente os teoremas de DeMorgan e a multiplicação de termos. 2. Uma vez que a expressão original esteja na forma de soma-de-produtos, v verifica-se se os termos produto têm fatores comuns, realizando a fatiofatoração sempre que possível. Esta fatoração pode levar à eliminação de tti termos. Simplificação Algébrica Exemplo: Simplifique o circuito lógico abaixo: Solução: O primeiro passo é colocar a expressão na forma soma-de-produtos. z=abc+ab (AC) =ABC+AB (A+C) DeMorgan =ABC+AB (A+C) cancela inversões = ABC+ ABA+ABC multiplica =ABC+AB+ABC A A = A 15 primeiro passo 16 Simplificação Algébrica Exemplo: Simplifique o circuito lógico abaixo: Simplificação Algébrica Exemplo: Simplifique o circuito lógico abaixo. Solução: Obtida a forma soma-de-produtos (primeiro passo da simplificação): z=abc+ab+abc parte-se para o passo 2 (buscar fatores comuns para realizar fatoração): z=abc+ab+abc =AC(B+B)+AB =AC+AB =A(C+B)

4 Projetando Circuitos Lógicos Combinacionais O projeto de circuitos digitais envolve os seguintes passos: Montagem da Tabela Verdade. Determinação da expressão de saída do circuito. Simplificação da expressão de saída. Álgebra Booleana Montagem do circuito lógico. Projetando Circuitos Lógicos Combinacionais Quando onível desaída desejado deum circuito lógico é dado para todas as condições de entrada possíveis, os resultados podem ser convenientemente apresentados em uma tabela-verdade. A expressão booleana para o circuito requerido pode então ser obtida a partir desta tabela-verdade. Por exemplo, considere a tabela-verdade abaixo que tem duas entradas,aeb,easaídaxqueseránível1apenas paraocasoem quea=0 eb=1. O circuito mostrado acima implementa a tabela-verdade apresentada. Caso eu tenha interesse em conhecer circuitos que tenham saída 1 para uma única combinação na entrada? Projetando Circuitos Lógicos Combinacionais Para o caso de duas variáveis lógicas, temos abaixo quatro circuitosquetêmsaídanível1apenasparaumadas4possíveis combinações na entrada. Projetando Circuitos Lógicos Combinacionais Vamos considerar o caso no qual temos uma tabela verdade em que a saída será 1 apenas para dois casos distintos: A = 0, B = 1 e A = 1, B = 0. Como isso pode ser implementado? Esses circuitos poderiam ser combinados para implementar outras tabelas-verdade? 21 Adotamos a forma de soma-de-produtos para obter a expressão e o circuito a partir da tabela-verdade. 22 Há um método que automatiza a busca pela simplificação da expressão docircuitoseestaestivernoformatodesomadeprodutos. O Mapa de Karnaugh é um diagrama utilizado na minimização de funções booleanas. Chamamos a esse diagrama um mapa visto este serummapeamento biunívoco apartir deumatabela de verdadeda função que está a ser analisada. Os diagramas foram originalmente criados por Edward Veitch(1952) e aperfeiçoados pelo engenheiro de telecomunicações Maurice Karnaugh. Karnaugh utilizou os diagramas para simplificar circuitos utilizados em telefonia. O nome completo do método é Veitch-Karnaugh, em homenagem aos seus dois precursores, mas usualmente utiliza-se apenas o nome de Karnaugh para o método. O mapa de Karnaugh é um método gráfico usado para simplificar uma equação lógica ou para converter uma tabela-verdade no seu circuito lógico correspondente, de uma forma simples e metódica. Embora um mapa de Karnaugh, ou simplesmente mapa K, possa ser usado em problemas que envolvem qualquer número de variáveis de entrada, sua utilidade prática se estende a cinco ou seis variáveis. OmapaK,assimcomoumatabela-verdade,éummeiode mostrar a relação entre as entradas lógicas e a saída desejada

5 :: Exemplos com mais variáveis Segue abaixo um exemplo da tabela-verdade de uma expressão lógica e seu mapa K correspondente. Tabela-Verdade Expressão Mapa de Karnaugh Tabela-Verdade Expressão Mapa de Karnaugh Como montar o mapa para mais de duas variáveis? :: Exemplos com mais variáveis Tabela-Verdade Expressão Mapa de Karnaugh Pontos mais importantes do Mapa de Karnaugh: 1. Atabela-verdadeforneceovalordasaídaXparacadacombinaçãode valores de entrada. O mapa K fornece a mesma informação em um formato diferente. Cada linha na tabela-verdade corresponde a um quadrado no mapa K. 2. Os quadrados no mapa K são nomeados de forma que quadrados adjacentes horizontalmente, ou verticalmente, diferem em apenas uma variável. Mapa pode ser dobrado. 3. Manter ordem na identificação dos quadrados. 4. Uma vez que um mapa K tenha sido preenchido com 0 s e 1 s, a expressão na forma de soma-de-produtos para a saída X pode ser obtida fazendo-se a operação OR dos quadrados que contêm Como utilizar o mapa K para simplificar expressões? 28 A expressão para a saída X pode ser simplificada combinando adequadamente os quadrados do mapa K que contêm 1. O processo de combinação desses 1 s é denominado agrupamento. Exemplos: Agrupamento de dois quadros no mapa K Agrupandoumparde1 sadjacentesemummapak,elimina-se a variável que aparece nas formas complementada e nãocomplementada. Exemplo: X=ABC+ABC =BC( A+A) =BC (A)

6 Agrupamento de quatro quadros no mapa K (quartetos) Agrupandoumquartetode1 sadjacentesemummapak, elimina-se duas variáveis que aparecem nas formas complementada e não-complementada. Exemplos para 4 variáveis: Exemplo: X=ABC+ABC+ABC+ABC =AC( B+B) +AC( B+B) =AC+AC =C( A+A) =C X = C X = AB X = AD 31 X = BD X = BD 32 Agrupamento de oito quadros no mapa K(octetos) Agrupandoumoctetode1 sadjacentesemummapak,eliminase três variáveis que aparecem nas formas complementada e não-complementada. Exemplos: Exemplos: X = B X = C X = B X = D Processo Completo de Simplificação Quando uma variável aparece nas formas complementada e nãocomplementada em um agrupamento, tal variável é eliminada da expressão. As variáveis que não se alteram para todos os quadros do agrupamento têm de permanecer na expressão final. Deve ficar claro que um grupo maior de 1 s elimina mais variáveis. Para ser exato: um grupo de dois 1 s elimina uma variável, um grupo de quatro 1 s elimina duas variáveis, e um grupo de oito 1 s elimina três variáveis. Esse princípio será usado para se obter a expressão lógica simplificada a partir do mapa K que contém qualquer combinação de 1 s e 0 s. Procedimento para uso do mapa K na simplificação de expressões booleanas: 1. ConstruaomapaKecoloqueos1 snosquadrosquecorrespondemaos1 s na tabela-verdade. Coloque 0 s nos demais quadros. 2. Analiseomapaquantoaos1 sadjacenteseagrupeos1 sque nãosejam adjacentes e quaisquer outros 1 s. Esses são denominados 1 s isolados. 3. Em seguida, procure os 1 s que são adjacentes a somente um outro 1. Agrupetodoparquecontémtal1. 4. Agrupe qualquer octeto, mesmo que ele contenha alguns 1 s que já tenham sido agrupados. 5. Agrupe qualquer quarteto que contenha um ou mais 1 s que ainda não tenham sido agrupados, certifique-se de usar o menor número de agrupamentos. 6. Agrupe quaisquer pares necessários para incluir quaisquer 1 s que ainda não tenham sido agrupados, certifique-se de usar o menor número de agrupamentos Circuitos FormeasomaORdetodosostermosgeradosporcadagrupo. Digitais 36 6

7 Exemplo I: X = ABCD + ACD + BD grupo 4 grupo 11 e 15 grupo 6, 7, 10, 11 PASSO 1: Preenchimento. PASSO2:Oquadro4éoúnicocom1 isolado grupo4. PASSO 3: O quadro 15 é adjacente apenasaoquadro11eéoúnicocom 1isolado grupo11,15. PASSO4:Nãoháoctetos. PASSO 5: Os quadros 6, 7, 10 e 11 formam um quarteto grupo 6,7,10,11. PASSO 6: Todos os 1 s já estão agrupados. PASSO7:Oquadro4éoúnicocom1 isolado grupo4. 37 Exemplo II:A partir do mapa K abaixo, obtenha a expressão simplificada. X = AB + BC + ACD grupo 5, 6,7,8 grupo 5, 6,9,10 grupo 3,7 38 Exemplo III:A partir do mapa K abaixo, obtenha a expressão simplificada. X = ABC + ACD + ABC + ACD 9, 10 2, 6 7, 8 11, 15 Preenchendo o Mapa K a partir da expressão da saída Quando a saída desejada é apresentada como uma expressão booleana em vez de uma tabela-verdade, o mapa K pode ser preenchido usando os seguintes passos: 1. Passe a expressão para a forma de soma-de-produtos caso ela não esteja neste formato. 2. Para cada termo produto da expressão na forma soma-deprodutos, coloque um 1 em cada quadrado do mapa K cuja denominação seja a mesma da combinação das variáveis de entrada. Coloque um 0 em todos os outros quadrados. Se for dada uma expressão lógica, pode-se usar o método de Karnaugh? Preenchendo o Mapa K a partir da expressão da saída Exemplo Use o mapa K para simplificar a expressão: y=c( ABD+D) +ABC+D Solução: Expressão simplificada: y=ab+c+d Condições de don t-care Alguns circuitos lógicos podem ser projetados de forma que existam certas condições de entrada para as quais não existem níveis de saída especificada normalmente essas condições nunca ocorrerão. Para estas condições de entrada, a saída z não é especificada nem como 0 nem como 1, e sim por um xque indica que aquela condição não importa (don t-care). Como simplificar a expressão lógica associada com a tabela-verdade?

8 Condições de don t-care Como não há uma saída especificada para as condições don t-care, o projetista está livre para fazer a saída ser 0 ou 1 de forma a obter a expressão mais simples. X-OR e X-NOR Z = A Assim, sempre que ocorrerem condições de don t-care temos que decidirqualxseráalteradopara0equalseráalteradopara1deforma aseobteromelhoragrupamentonomapak. 43 Circuitos Exclusive-OR e Exclusive-NOR OU-Exclusivo(Exclusive-OR) Considere o circuito lógico mostrado abaixo. Levante a tabela-verdade dele. Esse circuito produz uma saída em nível ALTO sempre que duas entradas estiverem em níveis opostos. Circuitos Exclusive-OR e Exclusive-NOR OU-Exclusivo (Exclusive-OR) Uma porta EX-OR(OU-EXCLUSIVO) tem apenas duas entradas; não existem portas EX-OR de três ou quatro entradas. Uma forma abreviada algumas vezes usada para indicar uma saída EX-OR é: X=A B Existem disponíveis alguns CI s contendo portas EX-OR, como os seguintes que são chips quádruplos destas portas: 74LS86 chip quádruplo EX-OR (família TTL) 74C86 chip quádruplo EX-OR (família CMOS) 74HC86 chip quádruplo EX-OR (CMOS de alta velocidade) Símbolos para a porta EX-OR Circuitos Exclusive-OR e Exclusive-NOR Circuitos Exclusive-OR e Exclusive-NOR NOU-Exclusivo(Exclusive-NOR) O circuito exclusive-nor (abreviado EX-OR) opera de forma completamente oposta ao circuito EX-OR. O circuito abaixo mostra o EX-NOR. Símbolos para a porta EX-NOR 47 NOU-Exclusivo (Exclusive-NOR) O EX-NOR gera uma saída em nível ALTO se as duas entradas estiverem no mesmo nível lógico. De forma semelhante à exclusive- OR, a exclusive-nor também tem apenas duas entradas e combina essasentradasdeformaqueasaídaseja: x=ab+ab Umaformaabreviadadeindicaraexpressãodesaídadeumaporta EX-NOR é: x=a B Existem disponíveis alguns CI s contendo portas EX-NOR, como os seguintes que são chips quádruplos destas portas: 74LS266 chip quádruplo EX-NOR(família TTL) 74C266 chip quádruplo EX-NOR(família CMOS) 74HC266 chip quádruplo EX-NOR(CMOS de alta velocidade) 48 8

9 Circuitos Exclusive-OR e Exclusive-NOR Exemplos de aplicações para as portas Exclusive-OR e Exclusive-NOR: - Circuitos Geradores e Verificadores de Paridade; - Circuitos para Habilitar/Desabilitar. Circuitos Gerador e Verificador de Paridade Um transmissor pode anexar um bit de paridade em um conjunto de bitsdedadosantesdetransmiti-losdeformaapermitirqueoreceptor detecte qualquer erro de um único bit que ocorra na transmissão. A paridade par opera de tal forma que gera uma saída 1 caso o número de 1s nas entradas for ímpar, e 0 caso o número de 1s for par. Considere que se deseja transmitir o caractere C cujo ASCII em 7 bits é Como implementar o circuito lógico? 50 Circuitos Gerador e Verificador de Paridade Gerador de Paridade Par AlógicadoGeradordeParidadeParéincluirumbit1casoonúmerode 1scontidosnoconjuntodebitsdocódigosejaímpar,ouincluirumbit0 casoonúmerode1 ssejapar. A Porta EX-OR opera de tal forma que gera uma saída 1 caso o número de 1 s nas entradas for ímpar, e 0 caso o número de 1 s for par. Circuitos Gerador e Verificador de Paridade Verificador de Paridade Par A partir do gerador de paridade podemos implementar o verificador: gera-seobitdeparidadedoconjuntodebitsdocódigoecompara-se com o bit de paridade recebido. Caso se desejasse trabalhar com Paridade Ímpar? Sendo: A paridade gerada. B paridade recebida. x erro. 51 gerador de paridade par 52 Circuitos para Habilitar/Desabilitar Cada uma das portas lógicas básicas pode ser usada para controlar a passagemdeumsinallógicodaentradaparaasaída.assim,temosum sinal lógico A na entrada e a outra entrada é usada para controle permintindo (habilitando) ou não (desabilitando) que o sinal A afete o sinalnasaídadaporta. Circuitos para Habilitar/Desabilitar Existem diferentes situações no projeto de circuitos digitais em que a passagem de um sinal lógico é habilitada ou desabilitada dependendo das condições presentes em uma ou mais entradas. Exemplo I: DadosossinaisA,BeC,projeteumcircuitológicoquepermitaa passagem do sinal A para a saída apenas quando uma das entradabouc,masnãoambas,fornívelalto;casocontrário,a saída permanecerá em nível ALTO

10 Circuitos para Habilitar/Desabilitar EXEMPLO II: ProjeteumcircuitológicocomumsinaldeentradaA,entradade controlebesaídasxeyqueoperadaseguintemaneira: 1.QuandoB=1,XsegueaentradaAeasaídaYé0. 2.QuandoB=0,Xé0easaídaYsegueaentradaA. CI s digitais são uma coleção de resistores, diodos e transistores fabricados em um único pedaço de material semicondutor(geralmente silício), denominado substrato, comumente conhecido como chip. O chip é confinado em um encapsulamento protetor plástico ou cerâmico,apartirdoqualsaemospinos. Este circuito é denominado Circuito Direcionador de Pulsos. 55 Um dos tipos de encapsulamento mais comum é o Dual-In-Line(DIP), assim denominado por conter duas linhas de pinos em paralelo. Os pinos são numerados no sentido anti-horário a partir de uma marca em uma de suas extremidades. 56 CIs digitais são muitas vezes classificados de acordo com a complexidade de seus circuitos medida pelo número de portas lógicas equivalentes no seu substrato. CIs digitais também podem ser classificados de acordo com o principal tipo de componente eletrônico usado nos seus circuitos. CIs bipolares são fabricados com transistores bipolares de junção (NPN e PNP). Cis unipolares usam transistores unipolares por efeito-de-campo (MOSFETs canalpecanaln)comoseuelementoprincipal. Família TTL família de CIs bipolares. Família CMOS família de CIs unipolares Família TTL: A família TTL(lógica transistor-transistor) consiste atualmente de várias subfamíliasouséries.asérie74padrãofoiaprimeirasériedecisttl. Ela não é mais usada em novos projetos, tendo sido substituída por várias séries TTL de alta performance. CIs que pertencem à série Schottky de baixa potência têm sua identificação começada por 74LS. As diferenças entre as séries TTL têm a ver com suas características elétricas, como: dissipação de potência e velocidade de chaveamento (comutação). Elas não diferem na disposição dos pinos ou na operação lógica realizada pelos circuitos internos. Família CMOS: A família CMOS(semicondutor de óxido metálico complementar) tem a série 4000 como sendo a sua mais antiga. Ela possui muitas das funções lógicas da família TTL, mas não foi projetada para ser compatível pino a pino com os dispositivos TTL. Asséries74C,74HC,74HCT,74ACe74ACTsãoasmaisrecentesdas famílias CMOS. As três primeiras são compatíveis pino a pino com os dispositivos TTL de mesma numeração. As séries 74HC e 74 HCT operamaumavelocidademaiorqueosdispositivosda74c.asérie 74HCT foi projetada para ser eletricamente compatível com dispositivos TTL. As séries 74AC e 74ACT são CI s de altíssimo desempenho nenhum deles compatível pino a pino com TTL. Os dispositivos 74ACT são eletricamente compatíveis com TTL

11 Alimentação e terra As conexões mais importantes dos CIs digitais são as de alimentação cc e terra. Faixas de tensão para níveis lógicos Faixas de tensão para níveis lógicos ParadispositivosTTL,V cc é+5v.paradispositivoscmos, V dd pode estar situado na faixa de +3 a +18 V, embora +5V seja a tensão mais usada, principalmente quando dispositivos CMOS são usados em um mesmo circuito em conjunto com dispositivos TTL Exercício 1 Entradas não-conectadas (flutuantes) Uma entrada flutuante em um circuito TTL funciona exatamente como se estivesse em nível lógico 1. Essa característica é freqüentemente usada quando se testa um circuito TTL. Entretanto, do ponto de vista de níveis lógicos, não é uma prática recomendada, visto que uma entrada flutuante em um circuito TTL é extremamente suscetível a sinais de ruídos. Uma entrada flutuante em um circuito CMOS pode ter resultados desastrosos. O CI pode superaquecer e possivelmente se danificar. Por essa razão, todas as entradas de um circuito CMOS devem ser conectadas a um nível lógico (BAIXOouALTO),ouàsaídadeumCI. Dada a Tabela Verdade aolado,acheaequação simplificada de saída utilizando: a) Soma de produtos b) Produto das somas c) Mapa de Karnaugh A B C S Exercício 2 Use o mapa de Karnaughpara simplificar a expressão abaixo: S = ABCD + CD + ABC + D Exercício 3 Projete um circuito para uma máquina copiadora. Um LED de advertência deve acender quando o papel enroscar ou quando faltar papel na bandeja. Três sensores são instalados na máquina. Eles fornecem nívellógico1nasaídanapresençadepapel. O sensor A indica a presença (1) ou ausência (0) de papel na bandeja e os sensores B e C indicam que o papel enroscou se ambos os sensores estiverem em(1) ao mesmo tempo