Portas lógicas MOS. Assuntos. João Canas Ferreira. Março de Estrutura geral. 2 Caraterísticas gerais. 3 Layout de células

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1 Portas lógicas MOS João anas Ferreira Universidade do Porto Faculdade de Engenharia Março de 203 ssuntos Estrutura geral 2 araterísticas gerais 3 Layout de células João anas Ferreira (FEUP) Portas lógicas MOS Março de / 37

2 Portas MOS estáticas complementares In In2 InN rede pull-up PMOS F(In, In2,..., InN) In In2 InN rede pull-down NMOS Redes de pull-up e pull-down são duais: série de interrutores paralelo de interrutores João anas Ferreira (FEUP) Portas lógicas MOS Março de / 37 Porta lógica NND Out= Out Rede de pull-down: G = condução para Gnd Rede de pull-up: F = + = condução para V DD Em geral: G(In, IN 2,...) = F(In, In 2,...) Out = G(In, In 2,...) João anas Ferreira (FEUP) Portas lógicas MOS Março de / 37

3 Porta lógica NOR Out = + Out = ++ Out João anas Ferreira (FEUP) Portas lógicas MOS Março de / 37 Porta lógica complexa D Out = D+(+) D João anas Ferreira (FEUP) Portas lógicas MOS Março de / 37

4 onstrução de uma porta lógica complexa Desenhar o andar de pull-down Determinar as sub-redes hierarquicamente Trocar paralelo série por ordem hierárquica 2 D D D João anas Ferreira (FEUP) Portas lógicas MOS Março de / 37 ritérios para portas lógicas complexas ircuito dual não é necessariamente dual série paralelo. Existem geralmente vários circuitos duais. omo identificar um bom circuito dual? Modo de proceder Usar mapas de Karnaugh para identificar dual com boas propriedades de layout e componentes parasitas reduzidos Maximizar o número de ligações a V DD ou Gnd olocar transístores críticos perto da saída João anas Ferreira (FEUP) Portas lógicas MOS Março de / 37

5 Exemplo: geração do sinal de transporte () Sinal de transporte de full-adder: F(a, b, c) = ab + bc + ac Implementar a função G(a, b, c) = F 0-cover define circuito de pull-down -cover define circuito de pull-up cover: ab + bc + ac -cover: a b + b c + a c João anas Ferreira (FEUP) Portas lógicas MOS Março de / 37 Exemplo: geração do sinal de transporte (2) ircuito de pull-down Maximizar número de ligações a V DD Sinal crítico perto da saída Fatorizar: ab + c(a + b) João anas Ferreira (FEUP) Portas lógicas MOS Março de / 37

6 Exemplo: geração do sinal de transporte (3) Pull-up série/paralelo Pull-up derivado de -cover João anas Ferreira (FEUP) Portas lógicas MOS Março de 203 / 37 ssuntos Estrutura geral 2 araterísticas gerais 3 Layout de células João anas Ferreira (FEUP) Portas lógicas MOS Março de / 37

7 araterísticas de portas lógicas duais estáticas Excursão total: margens de ruído grandes Níveis lógicos não dependem das dimensões dos dispositivos (ratioless) aminho entre saída e Vdd/Gnd em regime estacionário: baixa resistência de entrada Resistência de entrada muito elevada (corrente D de entrada 0) Sem caminho direto entre Vdd e Gnd: sem dissipação estática de potência traso depende de capacidade de carga e da resistência (R on ) dos transístores João anas Ferreira (FEUP) Portas lógicas MOS Março de / 37 Modelos para determinação dos atrasos de propagação Substituir transístores por interrutor e R eq onsiderar capacidades intrínsecas dos nós internos João anas Ferreira (FEUP) Portas lógicas MOS Março de / 37

8 Impacto do padrão de entrada no atraso de propagação traso é dependente do padrão das entradas Transição de 0 para ambas as entradas a zero: 0,69 (R p /2) L uma entrada a zero: 0,69 R p L Transição de para 0 : ambas as entradas a um: 0,69 2 R n L modelo com intr (aproximação de Elmore): 0,69 (R n intr + 2 R n L ) João anas Ferreira (FEUP) Portas lógicas MOS Março de / 37 NND2: atraso em função do padrão de entrada NMOS: 0,5 µm/0,25 µm PMOS: 0,75 µm/0,25 µm L =00 ff Padrão de entradas traso (ps) ==0 69 =, =0 62 =0, = 50 == 0 35 =, = 0 76 = 0, = 57 João anas Ferreira (FEUP) Portas lógicas MOS Março de / 37

9 Dimensionamento de transístores () Portas equilibradas (e assumindo β = 2) Dimensionamento em múltiplos de (W min /L min ) João anas Ferreira (FEUP) Portas lógicas MOS Março de / 37 Dimensionamento de transístores (2) Dimensionamento começando pelo ramo esquerdo Dimensionamento começando pelo ramo direito Em geral, uma série de transístores em série tem as seguintes dimensões equivalentes: (W/L) eq = (W/L) + (W/L) Para L constante: Em paralelo: W eq = W + W Para L constante: (W/L) eq = (W/L) + (W/L) W eq = W + W João anas Ferreira (FEUP) Portas lógicas MOS Março de / 37

10 Impacto do número de entradas traso de propagação pode ser estimado por (Elmore): t phl = 0,69((R + (R + R 2 ) 2 + (R + R 2 + R 3 ) 3 + (R + R 2 + R 3 + R 4 ) L ) Transístores NMOS iguais: t phl = 0,69 R eqn ( L ) traso de propagação deteriora-se rapidamente com número de sinais de entrada (fan-in); no pior caso, quadraticamente ( N = N(N )/2). João anas Ferreira (FEUP) Portas lógicas MOS Março de / 37 traso de propagação em função do número de entradas Regra prática: Evitar portas lógicas com mais de 4 entradas. João anas Ferreira (FEUP) Portas lógicas MOS Março de / 37

11 traso de propagação em função de fan-out efetivo Fan-out efetivo: F = carga entrada João anas Ferreira (FEUP) Portas lógicas MOS Março de / 37 Redução dos atrasos de propagação () largamento dos transístores Útil enquanto a capacidade de "fan-out"(externa) for dominante. Dimensionamento progressivo M > M 2 > M 3 >... > M N (FET mais próximo da saída é o menor) Pode reduzir atraso mais de 20 % João anas Ferreira (FEUP) Portas lógicas MOS Março de / 37

12 Redução dos atrasos de propagação (2) Ordem de chegada dos sinais de entrada I 3 M 3 L carregado 0 I 3 M 3 L carregado I 2 M 2 2 carregado I 2 M 2 2 descarregado 0 I M carregado I M descarregado atraso determinado pela descarga de L, e 2 atraso determinado pela descarga de L João anas Ferreira (FEUP) Portas lógicas MOS Março de / 37 Redução dos atrasos de propagação (3) Usar estruturas lógicas alternativas para diminuir fan-in Exemplo: F = DEFG Problema: como selecionar a estrutura mais rápida? João anas Ferreira (FEUP) Portas lógicas MOS Março de / 37

13 Redução dos atrasos de propagação (4) Inserção de buffers Problema: qual o número ideal de buffers e respetivo tamanho? João anas Ferreira (FEUP) Portas lógicas MOS Março de / 37 ssuntos Estrutura geral 2 araterísticas gerais 3 Layout de células João anas Ferreira (FEUP) Portas lógicas MOS Março de / 37

14 Standard cell (anos 80) Faltam poços e contactos João anas Ferreira (FEUP) Portas lógicas MOS Março de / 37 Standard cell (anos 90) João anas Ferreira (FEUP) Portas lógicas MOS Março de / 37

15 Estrutura de uma célula (inversor) João anas Ferreira (FEUP) Portas lógicas MOS Março de / 37 Variantes de célula inversora João anas Ferreira (FEUP) Portas lógicas MOS Março de / 37

16 élula NND2 João anas Ferreira (FEUP) Portas lógicas MOS Março de / 37 Planeamento (diagrama de sticks) Sem tamanhos Posições relativas João anas Ferreira (FEUP) Portas lógicas MOS Março de / 37

17 Planeamento de células complexas X Y X Vdd Z X = (+) Z Y Gnd Desenhar dois grafos (um para cada rede) em que nós representam nós do circuito e arestas representam transístores. 2 Determinar caminho de Euler em cada grafo: percurso através de todas as arestas (só vez) Layout com difusão contínua! Os caminhos devem ser consistentes : mesma sequência de nós nos dois percursos. João anas Ferreira (FEUP) Portas lógicas MOS Março de / 37 Duas alternativas de implementação Figura da direita: sem quebras de difusão João anas Ferreira (FEUP) Portas lógicas MOS Março de / 37

18 Exemplo: Porta lógica OI22 X D D X D Vdd X = (+)(+D) D Gnd João anas Ferreira (FEUP) Portas lógicas MOS Março de / 37 Transístores largos João anas Ferreira (FEUP) Portas lógicas MOS Março de / 37

19 Referências s figuras usadas provêm do seguinte livro: Rabaey03 J. M. Rabaey et al, Digital Integrated ircuits, 2ª edição,prentice Hall, João anas Ferreira (FEUP) Portas lógicas MOS Março de / 37