Microeletrônica. Prof. Fernando Massa Fernandes. Aula 16. Sala 5017 E.

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1 Microeletrônica Aula 16 Prof. Fernando Massa Fernandes Sala 5017 E fernando.fernandes@uerj.br

2 Resistores, capacitores e Cap. 5 MOSFETs Já vimos todas as camadas (máscaras) responsáveis pelo processamento de dispositivos. Neste momento, veremos em mais detalhes os leiautes de resistores, capacitores e MOSFETs. 2

3 Resistores Revisão Os valores dos resistores e capacitores em um processo CMOS são dependentes da temperatura e da tensão (~10-6/oC). Coeficiente de temperatura R aumenta com a T Coeficiente de temperatura de primeira ordem TCR1 também varia com a temperatura! 3

4 Resistores Revisão Cálculo SPICE (termo quadrático): No cálculo a mão, consideramos TCR2 = 0 T0 Temperatura de medida do parâmetro nominal. 4

5 Exercício Revisão (ppm) partes por milhão * Normalmente os testes e as caracterizações dos dispositivos são realizadas na temp de 27oC. 5

6 Exercício Revisão (ppm) partes por milhão * Normalmente os testes e as caracterizações dos dispositivos são realizadas na temp de 27oC. 6

7 Resistores Revisão A resistência sempre aumenta com a temperatura? Mas o aumento da temperatura não causa um aumento de portadores livre? Mais portadores livres não causariam uma resistência menor? 7

8 Resistores Revisão A resistência também se altera com a aplicação de tensão. O coeficiente de tensão é dado por VCR: V é a tensão média aplicada nos terminais do resistor. Este fenômeno é observado principalmente por causa da largura da região de depleção entre o poço-n e o substrato que altera a resistência de folha. 8

9 Exercício Revisão 9

10 Exercício Revisão Bem menor que a variação devido a temperatura! 10

11 Exemplo Revisão VCR Coef de tensão TCR Coef de temperatura Divisor de tensão. Relacionar Vout e Vin 11

12 Exemplo Revisão Divisor de tensão. Relacionar Vout e Vin Em função da temperatura: Independente da temperatura! 12

13 Exemplo Revisão Divisor de tensão. Relacionar Vout e Vin Em função da temperatura: Em função da tensão: Com e Independente da temperatura! Dependente da tensão! Tensão média no resistor. 13

14 Resistores Estratégias de Leiaute Elementos unitários Vantagens em utilizar uma série de elementos unitários: Precisão sobre uma alta faixa de temperatura Evitar erros devido aos cantos da serpentina Variação da resistência nominal não afeta a tensão num divisor de tensão 14

15 Resistores Estratégias de Leiaute Guard ring Todo circuito de precisão está sujeito a ruídos e interferências do substrato (corrente em circuitos adjacentes influenciando os vizinhos) Guard ring num resistor O guard ring (implantação de p+ entre os circuitos) é um método simples de reduzir o ruído. Mantém o potencial de referência na região do circuito. Protege o circuito da injeção de portadores indesejados vindos do substrato. 15

16 Resistores Estratégias de Leiaute Leiaute interdigitado O casamento de valores entre os resistores pode ser melhorado com o design abaixo Variações na atmosfera do processo em diferentes regiões do substrato são minimizadas. Note que a orientação dos resistores é a mesma (vertical). Os resistores tem essencialmente os mesmos efeitos parasíticos. 16

17 Resistores Estratégias de Leiaute Leiaute de centroide comum (common-centroid) O casamento de valores entre os resistores pode ser melhorado também com o design abaixo Variações na atmosfera do processo em diferentes regiões do substrato são minimizadas. Note que a orientação dos resistores é a mesma (vertical). As variações na atmosfera do processo são distribuídas de modo a serem compensadas nos resistores A e B. 17

18 Resistores Estratégias de Leiaute Leiaute centroide comum X Leiaute Interdigitado Para um gradiente de 1Ω/posição Resistor A teria 16 e B teria 20 Resistor A teria 18 e B teria 18 Melhor casamento entre os resistores! 18

19 Exercício Valor nominal de um resistor (unitário) deve ser 5kΩ. 19

20 Exercício Valor nominal de um resistor (unitário) deve ser 5kΩ. Da esq para dir varia de 5kΩ (posição 1) até 5,07kΩ (posição 8). Qdo deslocado 7 posições varia 0,07kΩ. Taxa de variação 0,01kΩ/posição. 20

21 Exercício 21

22 Resistores Estratégias de Leiaute Leiaute centroide comum O Leiaute common-centroid melhora o casamento de MOSFETs e capacitores também! 22

23 Resistores Estratégias de Leiaute Elementos dummy (falso, postiço) Difusão desigual devido a variações de concentração de dopantes levaria a um descasamento entre elementos. O elemento dummy não tem função elétrica nenhuma, ele é normalmente aterrado ou ligado ao VDD em vez de ficarem flutuando. 23

24 Capacitores - Camada Poly2 Processos CMOS podem conter uma segunda camada de polisilício chamada poly2. Importante para: Capacitores poly-poly MOSFETs Dispositivos de portas flutuantes (EPROM, memória FLASH, por exemplo) Poly2 Poly1 MOSFET de porta flutuante /para memória DRAM Muzaffer A. Siddiqi, Dynamic RAM technology advancements, CRC

25 Capacitores Processos CMOS podem conter uma segunda camada de polisilício chamada poly2. Importante para: Capacitores poly-poly (capacitância específica alta) MOSFETs Dispositivos de portas flutuantes (EPROM, memória FLASH, por exemplo) Óxido formado por via seca (alta qualidade/gox) 25

26 Capacitores - Poly1/Poly2 Leiaute e seção reta C ox capacitância específica (por área) A- área (?) F/μm2 (?) F/μm2 ε0 = 8, F/m 26

27 Capacitores - Poly1/Poly2 Leiaute e seção reta C ox capacitância específica (por área) A- área 27

28 Capacitores - Poly1/Poly2 Leiaute e seção reta C ox capacitância específica (por área) Imagem MEV (microscópio eletrônico de varredura) Processo C5 AMI Exercício: Estime C ox1 e C ox2 para o processo C5. 14nm (GOX) Uddin et al, Nanotechnology 24 (2013)

29 Capacitores Parasíticos A maior capacitância parasítica é a entre o poly1 e o substrato (bottom plate parasitic parasítico da placa inferior). Pode chegar a 20% do valor de capacitância desejado entre poly1 e poly2. 29

30 Capacitores Dependência com tensão e temperatura Coeficiente de temperatura: Coeficiente de tensão: 30

31 MOSFET Já sabemos como criar um MOSFET, a partir de agora veremos os detalhes de como otimizar o leiaute de um MOSFET para reduzir os efeitos parasíticos. 31

32 MOSFET Resistência parasítica de fonte e dreno O comprimento da região ativa aumenta a resistência parasítica em série com o MOSFET, determinada pelo número de quadrados na fonte (NRS) e dreno (NSD) NRS = comprimento da fonte / largura da fonte Resistência de folha no modelo SPICE RSH (confira o valor para o PMOS no processo C5) 32

33 Parâmetros de simulação (SPICE) MOSFET Exemplo: MOSFET PMOS (C5) 33

34 MOSFET Capacitância parasítica Dispositivo operando na região de inversão forte (strong inversion region) Canal formado entre o dreno e a fonte Capacitância de porta Cox Depende apenas da área do canal! 34

35 MOSFET Difusão lateral Durante a fabricação: O dopante difunde lateralmente criando um MOSFET de comprimento Leff 35

36 MOSFET Na Foundry Após na implantação LDD (lightly doped drain) é feita a deposição de um espaçador e só então a dopagem p+ ou n+ é realizada. O espaçador e a implantação LDD garantem que o comprimento do canal fabricado seja aproximadamente igual ao (Ldrawn) projetado no leiaute! Imagem mais realística da difusão 36

37 MOSFET Capacitância parasítica Dispositivo operando na região de depleção. Não há canal entre o dreno e fonte. Capacitância de porta depende da extensão da difusão lateral» Sobreposição entre a área do canal e a difusão lateral Os parâmetros CGDO (gate-drain overlap capacitance) e CGSO são estipulados no modelo SPICE. Confira os valores no modelo do processo C5. 37

38 Parâmetros de simulação (SPICE) MOSFET Exemplo: MOSFET PMOS (C5) 38

39 MOSFET Capacitância parasítica de depleção de fonte (S) e dreno (D) / em relação ao substrato Modelo SPICE: Não confundir capacitância de depleção (polarização reversa) com capacitância de difusão (polarização direta)! 39

40 MOSFET Capacitância parasítica 1) Capacitância parasítica entre terminais Entre porta (G) e fonte (S) Cgs Entre porta (G) e dreno (D) Cgd Operando na região de depleção a capacitância de porta depende da extensão da difusão lateral Operando na região de inversão forte a capacitância de porta não depende da extensão da difusão lateral 2) Capacitância parasítica de depleção de fonte (S) e dreno (D) em relação ao corpo (substrato) Cjs,d 40

41 Trabalho 1 Comentários

42 Trabalho 2 Par CMOS i) Desenhe no Electric o esquemático e o layout do par complementar (CMOS) conforme o circuito representado na figura, para ser fabricado na tecnologia C5 (de 300nm). O canal dos transistores deve ter 0.6 µm, a largura do NMOS deve ser de 3µm e a largura do PMOS deve ser de 6µm. O contato de corpo do NMOS deve ser conectado ao terra e o contato de corpo do PMOS deve ser conectado a VDD = 5V. Data de entrega: 16/05

43 Trabalho 2 Par CMOS i) Desenhe no Electric o esquemático e o layout do par complementar (CMOS) conforme o circuito representado na figura, para ser fabricado na tecnologia C5 (de 300nm). O canal dos transistores deve ter 0.6 µm, a largura do NMOS deve ser de 3µm e a largura do PMOS deve ser de 6µm. O contato de corpo do NMOS deve ser conectado ao terra e o contato de corpo do PMOS deve ser conectado a VDD = 5V. ii) Faça a simulação do circuito e obtenha no mesmo gráfico a corrente no dreno do NMOS e na fonte do PMOS quando a tensão de alimentação (Vf) varia entre 0V e 5V com passo de 5mV e a tensão no gate (Vg) varia entre 0V e 5V com passo de 1V. Data de entrega: 16/05

44 Trabalho 2 Par CMOS i) Desenhe no Electric o esquemático e o layout do par complementar (CMOS) conforme o circuito representado na figura, para ser fabricado na tecnologia C5 (de 300nm). O canal dos transistores deve ter 0.6 µm, a largura do NMOS deve ser de 3µm e a largura do PMOS deve ser de 6µm. O contato de corpo do NMOS deve ser conectado ao terra e o contato de corpo do PMOS deve ser conectado a VDD = 5V. ii) Faça a simulação do circuito e obtenha no mesmo gráfico a corrente no dreno do NMOS e na fonte do PMOS quando a tensão de alimentação (Vf) varia entre 0V e 5V com passo de 5mV e a tensão no gate (Vg) varia entre 0V e 5V com passo de 1V. *Para auxiliar no projeto e simulação dos transistores utilize o tutorial 2 do site cmosedu.com: electric_tutorial_2.htm

45 Trabalho 2 Par CMOS i) Desenhe no Electric o esquemático e o layout do par complementar (CMOS) conforme o circuito representado na figura, para ser fabricado na tecnologia C5 (de 300nm). O canal dos transistores deve ter 0.6 µm, a largura do NMOS deve ser de 3µm e a largura do PMOS deve ser de 6µm. O contato de corpo do NMOS deve ser conectado ao terra e o contato de corpo do PMOS deve ser conectado a VDD = 5V. ii) Faça a simulação do circuito e obtenha no mesmo gráfico a corrente no dreno do NMOS e na fonte do PMOS quando a tensão de alimentação (Vf) varia entre 0V e 5V com passo de 5mV e a tensão no gate (Vg) varia entre 0V e 5V com passo de 1V. *Para auxiliar no projeto e simulação dos transistores utilize o tutorial 2 do site cmosedu.com: electric_tutorial_2.htm

46 Trabalho 2 Par CMOS i) Desenhe no Electric o esquemático e o layout do par complementar (CMOS) conforme o circuito representado na figura, para ser fabricado na tecnologia C5 (de 300nm). O canal dos transistores deve ter 0.6 µm, a largura do NMOS deve ser de 3µm e a largura do PMOS deve ser de 6µm. O contato de corpo do NMOS deve ser conectado ao terra e o contato de corpo do PMOS deve ser conectado a VDD = 5V. ii) Faça a simulação do circuito e obtenha no mesmo gráfico a corrente no dreno do NMOS e na fonte do PMOS quando a tensão de alimentação (Vf) varia entre 0V e 5V com passo de 5mV e a tensão no gate (Vg) varia entre 0V e 5V com passo de 1V. Enviar arquivo compactado do trabalho (.zip) para o fernando.fernandes@uerj.br, contendo: 1. Arquivo do Electric (.jelib) 2. Arquivo do LTSpice (.spi) 3. Print do gráfico de Id (nmos) e Is (pmos), do esquemático e do layout do circuito no Electric.

47 Trabalho 2 Par CMOS i) Desenhe no Electric o esquemático e o layout do par complementar (CMOS) conforme o circuito representado na figura, para ser fabricado na tecnologia C5 (de 300nm). O canal dos transistores deve ter 0.6 µm, a largura do NMOS deve ser de 3µm e a largura do PMOS deve ser de 6µm. O contato de corpo do NMOS deve ser conectado ao terra e o contato de corpo do PMOS deve ser conectado a VDD = 5V. ii) Faça a simulação do circuito e obtenha no mesmo gráfico a corrente no dreno do NMOS e na fonte do PMOS quando a tensão de alimentação (Vf) varia entre 0V e 5V com passo de 5mV e a tensão no gate (Vg) varia entre 0V e 5V com passo de 1V. Enviar arquivo compactado do trabalho (.zip) para o fernando.fernandes@uerj.br, contendo: 1. Arquivo do Electric (.jelib) 2. Arquivo do LTSpice (.spi) 3. Print do gráfico de Id (nmos) e Is (pmos), do esquemático e do layout do circuito no Electric. Nome do arquivo: Exemplo FernandoMF_Trab2_2018(2)_Microeletronica.zip Data de entrega: 16/05