Microeletrônica. Prof. Fernando Massa Fernandes. Sala 5017 E

Transcrição

1 Microeletrônica Prof. Fernando Massa Fernandes Sala 5017 E [email protected] (Prof. Germano Maioli Penello) 1

2 Lei de Moore Transistores com dimensões menores que 20 nm! Pentium O número de transistores dobra a cada meses

3 Tecnologia CMOS Visão Geral Par MOSFET Complementar. Inversor. Porta Nand. CMOS Tecnologia dominante na fabricação de CIs Leiaute Circuitos digitais (Lógica Booleana) Processadores Memórias Microcontroladores

4 Fazendo um CI

5 Etapas recorentes

6 16 Sala limpa Laminar Ambiente normal - 35,000,000 partículas/m3 com tamanhos acima de 0.5 m Sala Limpa Classe 100 (ISO 5) 3,520 partículas/m3 com tamanhos acima de 0.5 m Sala Limpa Classe 1 (ISO 3) 35 partículas/m3 com tamanhos acima de 0.5 m Sala limpa (ISO 1) 12 partículas/m3 com tamanhos acima de 0.3 m

7 Exemplos de Processos de fabricação comerciais CMOS padrão (circuitos digitais) CMOS HV (alta tensão) CMOS SOI (Silicon on Insulator) Para melhor isolamento e controle de canal SiGe-BiCMOS Alta freq (RF, micro-ondas) CMOS-OPTO Para optoeletrônica (Wafer especial) SiGe:C Sistemas Microeletromecânicos (MEMS)

8 21 Substrato e poço Os circuitos CMOS são fabricados num substrato de Si. Dopante tipo-n (P - fósforo) Dopante tipo-p (B - Boro) substrato mais comum de ser usado em CI CMOS No substrato tipo-p, NMOS são fabricados diretamente, enquanto PMOS são fabricados em um poço-n. O substrato ou o poço são chamados de corpo do MOSFET. Normalmente, uma camada epitaxial de Si é crescida antes do processamento. Não faremos distinção entre essa camada e o próprio substrato. Um processamento que usa o substrato tipo-p com um poço-n é chamado processo poço-n ( n-well process ). Um processamento que usa o substrato tipo-n com um poço-p é chamado processo poço-p ( p-well process ).

9 4 Difusão Difusão de átomos doadores (tipo-n). Elemento da coluna V da tabela periódica P - Fósforo. Note que a difusão ocorre também embaixo do fotorresiste protetor

10 25 Leiaute do poço-n O leiaute das máscaras fotolitográficas é feita consideranto a visão superior. Um dos pontos chaves do leiaute é o fator de escala. Ex.: Dimensões mínimas = 50nm Quadrado de 10x10 (adimensional) tem seus lado de 500nm desprezando a difusão lateral e outras imperfeições. Usar números inteiros para desenhar o leiaute simplifica o processamento. Vista superior Seção reta

11 27 Regras de design (poço-n) A medida que o leiaute fica mais e mais complicado, programas computacionas que verificam se as regras de design não são violadas são fundamentais. O tamanho mínimo pode ser devido à qualidade de criar padrões no fotorreste enquanto que o espaçamento mínimo pode ser devido ao transistor npn parasítico. Veremos as regras de design mais adiante no curso!

12 23 Resistor (poço-n) Além de ser usado como o corpo do PMOS, o poço pode ser usado como um resistor. Se as tensões nos terminais do resistor forem maiores que a tensão do substrato, podemos evitar que o diodo parasítico seja polarizado diretamente.

13 32 Resistência de folha Além de servir como base para o transistor PMOS, o poço-n também é utilizado para criar resistores. A espessura t de um processo CMOS é normalmente fixa Uma grandeza comum é a resistência de folha de um material. Ela é utilizada em sistemas de filmes finos e implica que o fluxo de corrente se dá ao longo do plano da folha, e não perpendicular a ela. O valor projetado não é alterado pelo fator de escala! Unidade de Rs : /sq ou / Esta unidade serve para evitar a confusão entre a resistência de folha e a resistência Ex. Um quadrado com Rs = 100 /sq tem resistência de 100. Um retângulo de lado 1 e comprimento 3 do mesmo material tem resistência de 300

14 24 Exemplo Calcule a resistência de um poço-n que tem comprimento 100 e largura 10. Considere Rs = 2 k /sq. Agora, considere que devido ao processamento, esse valor pode variar entre 1.6 a 2.4 k /sq. Note como o valor do resitor não é muito preciso!

15 Concentração de portadores À temperatura ambiente (~300K) em um Si intrínseco, n elétrons livres p buracos Pode parecer um número grande, mas é baixo se comparado ao número de átoms de Si no cristal (NSi = 50 x 1021 cm-3) Só existe um par elétron/buraco a cada ~1012 átomos de Si 7

16 Dopagem A dopagem é feita para alterar as propriedades elétricas do semicondutor. Dopante tipo p? B (coluna III da tabela periódica) Dopante tipo n? P (coluna V da tabela periódica) A dopagem aumenta a condutividade porque agora há mais portadores disponíveis para realziar a condução. No semicondutor tipo-n esse excesso é de elétrons. No semicondutor tipo-p esse excessor é de buracos. É de se imaginar que, se o número de elétrons aumenta com a dopagem, o número de buracos no mesmo material diminua. Por que? Essa relação entre elétrons, buracos e número de portadores intrínsecos é governada pela Lei de ação das massa 8

17 Exemplo Pouquíssimos buracos! Note que com ND = 1018, a aproximação de que começa a não ser muito boa. Quando ND ~ NSi, o material é chamado de degenerado. Materiais degenerados não seguem mais a lei de ação das massas. 9

18 Junção pn - Energia de Fermi Nível de Fermi no silício intrínseco (não dopado). 10

19 Energia de Fermi (Junção pn) Ao criar uma junção pn, como fica a estrutura de banda da junção? Junção pn (Reveja eq. do slide 43) 13

20 Diodo As características DC de um diodo são dadas pela equação de Shockley do diodo ation/pn/iv/index.html 2

21 Capacitância parasítica Uma região de cargas fixas positivas e cargas fixas negativas pode ser analisada como placas de um capacitor! Essa capacitância parasítica é chamada de capacitância de depleção ou de junção. 16

22 Capacitância parasítica A capacitância de depleção (polarização reversa) pode ser modelado pela equação Cj0 capacitância sem tensão aplicada na junção VD Tensão no diodo m coeficiende de gradação (grading coefficient) Vbi potencial intrínseco 17

23 Exemplo Capacitância de depleção polarização reversa (VD negativo). Quando o diodo é polarizado diretamente, os portadores minoritários formam uma capacitância de difusão muito maior que a de depleção! 26

24 Capacitância parasítica Capacitância de difusão A capacitância de difusão pode ser caracterizada como: Modelo útil para análise de sinais pequenos AC. Em aplicações digitais estamos mais interessados em chaveamento de sinais altos. Em geral, em processos CMOS não desejamos ter diodos polarizados diretamente. Diodos polarizados diretamente são considerados problemas! 10

25 Atraso RC por um poço-n Vimos até agora que o poço-n pode ser usado como um diodo em conjunto com o substrato e como um resistor. Como toda junção pn tem uma capacitância parasítica, ao analisar o resistor, temos que incluir essa capacitância nos cálculos. Esta é a forma básica de uma linha de transmissão RC! 11

26 Atraso RC por um poço-n Tempo de atraso do circuito Tempo de subida IMPORTANTE EM CIRCUITOS DIGITAIS 16

27 Atraso RC por um poço-n Analisamos um simples circuito RC. O modelo de resistência inclui diversos circuitos RC acoplados. Como analisar? Para um número l de segmentos: Soma de l termos com incremento 1 (Gauss fez isso quando era criança! ) Se l >> 1 23

28 Exemplo * Tempo de subida 69 ns 24

29 Parasíticos associados ao metal Utilizando o SiO2 como dielétrico com constante dielétrica ~4. 28 ps é um atraso significativo? 31

30 Capacitância metal-substrato O substrato está aterrado e para efeitos práticos pode ser pensado como um plano equipotencial. Aparecimento de capacitâncias parasíticas entre o metal e o substrato. Capacitâncias parasíticas típicas em um processo CMOS 17

31 Capacitância parasítica entre metal2 e metal1 Capacitância parasítica entre quadrados de 10x10 com =50nm (Veja a tabela) Qual a variação de tensão no metal1 quando o metal2 varia de 0 a 1V? (Conservação de carga Q = CV) 36

32 Limite de corrente 51

33 Crosstalk Um sinal propagando em um condutor acopla com o outro condutor. Im corrente no condutor adjacente VA tensão de sinal Indutância mútua: IA é a corrente injetada que varia no tempo (sinal de entrada), Vm é a tensão induzida (sinal de saída) e Lm é a indutância mútua. O crosstalk pode ser reduzido se aumentarmos a distância dos condutores! 17

34 Ground bounce - AC É muito comum em CMOS circuitos com baixíssima dissipação (baixo consumo de corrente), ex. Calculadora de alimentação solar. Nestes casos, o problema DC não é crítico. Mas e se, num curto período, a corrente vai a 50 A? Podemos adicionar um capacitor decoupling que mantém a DDP do circuito. Este capacitor deve ser inserido externamente ao circuito entre os pinos VDD e terra do CI. 21

35 Exemplo 270 pf não é um valor de capacitância que pode ser feita facilmente. Se o circuito está rodando a 500MHz (período de 2ns), Corrente alta para a saída de um CI 25

36 Porta auto alinhada GOX A área abaixo do poly não é dopada (camada poly auto alinhada). A camada poly protege a região abaixo dela da implantação dos dopantes A fina camada de óxido entre o poly e a região ativa é chamada de óxido de porta - gate oxide (GOX) O dreno e fonte ficam auto alinhados com a deposição do poly da porta. 22

37 Exemplo de erros Abertura no óxido-fox (camada ativa) Implantação dos dopantes (camadas select) antes da deposição do poly. O que aconteceria caso o poly e as camadas ativas fiquem ligeiramente desalinhadas? Esta é a vantagem da camada poly auto alinhada. 23

38 Resistências típicas Com silicide as resistências são bem menores! Note que o silicide é sempre colocado acima do poly! Se for colocado abaixo, cria um contato retificador (contato de barreira Schottky). 25

39 Bloco de siliceto Resistências da tabela do slide anterior (com e sem Silicide): 26

40 FEOL e BEOL As sequências feitas nos últimos slides são chamadas de FEOL (front-end of the line) As sequências feitas após isso (camadas de metais e vias) são chamadas de BEOL (back-end of the line)) 36

41 Etapas de processo damasceno As sequências 1)Trincheira 2)Cobrir a trincheira com óxido 3)Polir o substrato para que o topo seja plano É chamado de processo damasceno. Foi este o processo que apresentamos aqui. O processo damasceno é utilizado mais comumente nas camadas metálicas. Trincheiras são formadas nos isolantes, cobre é depositado e o topo do wafer é polido para ficar plano 37

42 Conectando o substrato-p ao terra Não conectamos diretamente o metal1 no substrato! A conexão é feita na camada p+. Lembre-se que o poly fica em cima do FOX e o metal1 fica em cima do isolante acima do FOX. 21

43 Lembrem-se do trabalho 1 Resistor de poço-n A conexão é feita utilizando a camada ativa e a n-select. Se o substrato está aterrado, não podemos aplicar potenciais menores que aprox. -0.5V para evitar a condução através do diodo parasítico. Resistência é estimada entre as beiradas da região ativa L Nesta seção de corte não estamos mostrando o siliceto 26

44 Leiaute de um NMOS Sempre que a camada poly cobre a camada ativa, temos um MOSFET! Dispositivo de 4 terminais. Corpo conectado ao terra. Dreno e fonte são equivalentes. 27

45 Leiaute de um PMOS Sempre que a camada poly cobre a camada ativa, temos um MOSFET! Dispositivo de 4 terminais. Corpo conectado ao VDD. Dreno e fonte são equivalentes. 28

46 O transistor abaixo é um NMOS ou um PMOS? O leiaute tem um problema. Identifique-o. Faça um esboço da seção reta ao longo da linha pontilhada. Considere que este é um processamento que utiliza dois metais Transistor PMOS, as camadas ativas são dopadas com átomos aceitadores através da camada p-select. Outra forma de identificar é que o PMOS é construído sobre o poço-n. Este transistor não tem a conexão de corpo (conexão com o poço-n). Neste caso, o corpo deve estar conectado a qual potencial? VDD. 46

47 Isolante Isolante Isolante FOX Substrato-p p+ p+ Poço-n FOX 47

48 Por que a capacitância parasítica por quadrado do polisilício é maior do que a do metal1? Para uma mesma área e considerando o mesmo óxido, a capacitância do polisilício é maior do que a do metal1 porque o polisilício tem uma espessura menor de óxido entre os contatos elétricos. e permissividade do óxido d distância entre as placas A área das placas paralelas 48

49 Resistores Cálculo SPICE (termo quadrático): No cálculo a mão, consideramos TCR2 = 0 49

50 Exercício 50

51 Resistores A resistência também se altera com a aplicação de tensão. O coeficiente de tensão é dado por VCR: V é a tensão média aplicada nos terminais do resistor. Este fenômeno é observado principalmente por causa da largura da região de depleção entre o poço-n e o substrato que altera a resistência de folha. 51

52 Exercício Bem menor que a variação devido a temperatura 52

53 Exemplo Divisor de tensão. Relacionar Vout e Vin Em função da temperatura: Em função da tensão: Com e Independente da temperatura! Dependente da tensão! 53

54 Resistores Guard ring Todo circuito de precisão está sujeito a ruídos do substrato (corrnete em circuitos adjacentes influenciando os vizinhos) Guard ring num resistor O guard ring (implantação de p+ entre os circuitos) é um método simples de reduzir o ruído. Mantém o potencial em volta do circuito Protege o circuito de injeção de portadores indesejadas vindas do substrato. 54

55 Exercício 55

56 Resistores Elementos dummy (falso, postiço) Difusão desigual devido a variações de concentração de dopantes levaria a um descasamento entre elementos. O elemento dummy não tem função elétrica nenhuma, ele é normalmente aterrado ou ligado ao VDD em vez de ficarem flutuando. 56

57 Capacitores Processos CMOS podem conter uma segunda camada de polisilício chamada poly2. Importante para: Capacitores poly-poly MOSFETs Dispositivos de portas flutuantes (EPROM, memória FLASH, por exemplo) C ox capacitância por área Espessura entre as camadas poly (tox) é a mesma do GOX. 57

58 Capacitores Dependência com tensão e temperatura Coeficiente de temperatura: Coeficiente de tensão: 58

59 MOSFET Difusão lateral O dopante difunde lateralmente criando um MOSFET de comprimento Leff 59

60 MOSFET Oxide encroachment (invasão do óxido) O óxido invade a região ativa e reduz a área do transistor. Para compensar, o leiaute pode ser aumentado antes de fazer a máscara que define a região ativa. 60

61 MOSFET Capacitância parasítica de depleção de fonte e dreno Modelo SPICE: Não confundir capacitância de depleção (polarização reversa) com capacitância de difusão (polarização direta)! 61

62 MOSFET Resistência parasítica de fonte e dreno O comprimento da região ativa aumenta a resistência parasítica em série com o MOSFET, determinada pelo número de quadrados na fonte (NRS) e dreno (NSD) NRS = comprimento da fonte / largura da fonte Resistência de folha incluída no modelo SPICE como rsh (confira o valor no processo C5) 62

63 MOSFET Capacitância parasítica Para obter boa resposta a altas frequências, é desejado que a capacitância maior seja aterrada (para NMOS) ou conectada ao VDD (PMOS) Menor capacitância Maior capacitância A menor capacitância descarrega pelos dois capacitores (maior resistência no caminho de descarga) enquanto a maior capacitância não carrega nem descarrega. 63

64 MOSFET Capacitância parasítica Dispositivo operando na região de inversão forte (strong inversion region) Canal formado entre o dreno e a fonte Capacitância não depende da extensão da difusão lateral 64

65 MOSFET Capacitância parasítica Dispositivo operando na região de depleção. Não há canal entre o dreno e fonte. Capacitância depende da extensão da difusão lateral Os parâmetros CGDO (gate-drain overlap capacitance) e CGSO são estipulados no modelo SPICE. Confira os valores no modelo do processo C5. 65

66 Exemplos de leiautes Capacitores apenas com camadas de metal. Capacitância entre vias (também chamada de capacitor lateral). Tipicamente 500 af/ m vs. 25 af/ m da capacitância de borda com o substrato A adição de vias aumenta a capacitância lateral, mas não linearmente. 66

67 Exemplos de leiautes Resistores de polisilício Melhor performance quando necessita-se de razões precisas entre resistências (não forma junções pn como a resistência de poço-n). Melhor casamento, melhor comportamento em função da temperatura e tensão Em geral, tamanho mínimo da largura e comprimento de 10 a 100 Por exemplo, para um processo de canal-curto, onde = 50 nm, a largura mínima do resistor de poli será de 500 nm. Resistores largos dissipam melhor o calor menores efeitos de eletromigração R = ρ (L/A) 67

68 Exemplos de leiautes Resistores de polisilício Rede resistiva tipo R-2R (R-2R resistor string) Onde ficam o MSB, LSB, Term. e Vout? 68

69 Tempo de transição e de atraso No nosso modelo digital: Ctot = capacitância total entre o dreno e o terra. Modelo simplificado para ser usado no cálculo a mão apenas! 69

70 Exemplo Descarga Carga 70

71 Exemplo Descarga Carga Canal longo Canal curto (maior resistência de canal) 71

72 MOSFET pass gate NMOS é bom para passar sinal lógico 0 NMOS não é bom para passar sinal lógico 1 72

73 Atraso num pass gate Exemplo: 73

74 Transmission gate Acoplar um NMOS e um PMOS Desvantagens: Aumento de área utilizada no leiaute Dois sinais de controle 74

75 Atraso em conexão de pass gates O atraso total é a soma do atraso da conexão pass gate (linha de transmissão) com o atraso do carregamento da capacitância na saída. 10x NMOS (50 nm) em série + uma carga capacitiva de 50fF tdelay ~ 1,2ns 75

76 Inversor CMOS Características DC VTC - Característica de transferência de tensão Importante Se o sinal não varre totalmente os limites inferiores e superiores da tensão uma corrente significativa passa pelo inversor! (potência dissipada!) O mesmo fenômeno é significativo se o transistor chaveia lentamente. 76

77 Inversor CMOS - Projeto digital Por que NMOS e PMOS têm tamanhos diferentes? Casamento da resistência de chaveamento efetiva 77

78 Inversor CMOS Ponto de chaveamento do inversor (VSP) Vsp Vg Os dois transistores estão na região de saturação e a mesma corrente passa por eles 78

79 Exemplos Se n/ p = 1, temos VSP = VDD/2 Desenhando MOSFETs com mesmo L Para obtermos => Num MOSFET de canal longo 79

80 Características de chaveamento Vamos examinar as capacitâncias e resistências parasíticas do inversor Utilizando o modelo digital que havíamos criado na última aula ATENÇÃO! O desenho mostra as duas chaves abertas, mas isto não é possível de acontecer! 80

81 Características de chaveamento Vamos examinar as capacitâncias e resistências parasíticas do inversor Tempos de atraso Se o inversor estiver conectado a uma carga capacitiva: 81

82 Exemplo A simulação não dá exatamente o mesmo resultado! (~20ps) Fazer com que Rp = Rn faz com que a capacitância de entrada aumente! 82

83 Exemplo Simulação 83

84 Ring oscillator Vimos que existe um atraso na propagação de sinal em uma porta inversora. O que acontece se ligarmos um número impar de portas inversoras em sequência e alimentarmos a saída da última na entrada da primeira? Cada inversor chaveia duas vezes durante um período de oscilação. Tempo de chaveamento de um inversor = tphl + tplh Frequência de oscilação Onde n é o número impar de inversoras. 84

85 Ring oscillator Qual a capacitância total de inversores idênticos acoplados? 85

86 Ring oscillator Qual a capacitância total de inversores idênticos acoplados? Com: Desta maneira: f= 1 n. 0,7. ( R n +R p ).C tot 86

87 Inversor Dissipação de potência dinâmica Aplicando um pulso quadrado de período T e frequência fclk na entrada, a corrente média que o inversor tem que puxar da fonte VDD é A potência total é 87

88 Exemplo 88

89 Exemplo Simulação Processo de 50nm f ~1.25 GHz Pavg = 19.6 W (apenas 1 inversor) PDP = 431x10-18 J 89