Microeletrônica. Prof. Fernando Massa Fernandes. Sala 5017 E

Transcrição

1 Microeletrônica Prof. Fernando Massa Fernandes Sala 5017 E [email protected] (Prof. Germano Maioli Penello) 1

2 2 Modelos para projetos digitais Após ver alguns detalhes da fabricação dos MOSFETs, agora veremos modelos que utilizaremos em designs digitais De uma forma simples, o MOSFET é analisado em projetos digitais como uma chave logicamente controlada.

3 3 Modelo de MOSFET digital Efeitos Capacitivos Adicionando efeitos das capacitâncias no modelo Modelo melhorado

4 4 Modelo de MOSFET digital Resumo

5 5 Tempo de transição e de atraso Tempo de subida - t r Tempo de descida- t f Tempo de subida da saída- t LH Tempo de descida da saída- t HL Tempo de atraso low to high - t PLH Tempo de atraso high to low - t PHL

6 6 Projeto digital Por que NMOS e PMOS têm tamanhos diferentes? Casamento da resistência de chaveamento efetiva

7 7 MOSFET pass gate NMOS é bom para passar sinal lógico 0 NMOS não é bom para passar sinal lógico 1

8 8 MOSFET pass gate NMOS é bom para passar sinal lógico 0, mas não é bom para passar sinal lógico 1

9 MOSFET pass gate 9

10 10 MOSFET pass gate Em uma análise complementar, observamos que PMOS não é bom para passar sinal lógico 0 PMOS é bom para passar sinal lógico 1 Lembre-se que o corpo do PMOS esta em VDD

11 11 Atraso num pass gate Quando ocorre transição de estado lógico na entrada (In), a carga deve fluir (corrente) por R n carregando ou descarregando os capacitores C ox /2 e C L na saída.

12 12 Atraso num pass gate Capacitância na entrada Capacitância na saída Podemos estimar o atraso pela capacitância de saída:

13 13 Atraso num pass gate Exemplo:

14 14 Atraso num pass gate Valor calculado diferente do medido (simulado)! Cálculo manual fornece resultados aproximados e ajuda a indicar o local da limitação de velocidade num circuito digital, mas não fornece um resultado exato!

15 15 Transmission gate Acoplar um NMOS e um PMOS Desvantagens: Aumento de área utilizada no leiaute Dois sinais de controle

16 16 Atraso em conexão de pass gates Equação de uma linha de transmissão (aula 7) 10x NMOS (50 nm) em série t ~ delay = 74ps

17 17 Atraso em conexão de pass gates O atraso total é a soma do atraso da conexão pass gate (linha de transmissão) com o atraso do carregamento da capacitância na saída. 10x NMOS (50 nm) em série + uma carga capacitiva de 50fF t delay ~ 1,2ns

18 Medidas Comentário sobre medidas com osciloscópios Por que usar a ponta de prova em vez de um fio simples? Ponta de prova Cabo coaxial Impedância do osciloscópio O cabo coaxial introduz uma capacitância significativa no circuito de medida. O cabo (1m) e o osciloscópio têm em conjunto uma capacitância de 110pF. Todo ponto medido sofrerá o efeito desta capacitância e da resistência do osciloscópio 18

19 19 Medidas Comentário sobre medidas com osciloscópios Por que usar a ponta de prova em vez de um fio simples? Ponta de prova Cabo coaxial Impedância do osciloscópio Para evitar isso, a ponta de prova tem um capacitor e um resistor acoplados em série (ponta de prova compensada). O RC da ponta de prova tem 9x a impedância do cabo em conjunto com o osciloscópio para que exista um divisor de tensão de 10:1 em toda frequência de interesse. Se, em vez de medir com a ponta de prova, tentarmos medir com um cabo ligado direto no osciloscópio, não teremos bons resultados para frequências altas

20 20 Medidas Comentário sobre medidas com osciloscópios Por que usar a ponta de prova em vez de um fio simples? Ponta de prova Cabo coaxial Impedância do osciloscópio Para evitar isso, a ponta de prova tem um capacitor e um resistor acoplados em série (ponta de prova compensada). Pontas ativas (Femtoprobes) Pontas especiais com dispositivos ativos na sua entrada (MOSFETs) para testar direto no wafer.

21 21 Inversor CMOS Bloco de construção fundamental para a circuitos digitais Porta NAND Inversor CMOS Analise o circuito quando a entrada está em estado lógico alto. Repita esta análise para a entrada em estado lógico baixo.

22 22 Inversor CMOS Bloco de construção fundamental para a circuitos digitais Analise o circuito quando a entrada está em estado lógico alto. Repita esta análise para a entrada em estado lógico baixo.

23 23 Inversor CMOS Bloco de construção fundamental para a circuitos digitais A dissipação de potência estática do inversor é praticamente zero! O NMOS e o PMOS podem ser projetados para ter as mesmas características O gatilho de chaveamento lógico pode ser alterado com o tamanho dos MOSFETs

24 24 Inversor CMOS Características DC Característica de transferência de tensão OH Output High OL Output Low IL Input Low IH Input High

25 Características DC Inversor CMOS Característica de transferência de tensão Pontos A e B definidos pela inclinação da reta igual a -1 V entrada < V IL estado lógico 0 na entrada V entrada > V IH estado lógico 1 na entrada V IL < V < V entrada IH não tem estado lógico definido Situação ideal V IH - V IL = 0 (transição abrupta) 25

26 26 Inversor CMOS Características DC VTC - Característica de transferência de tensão

27 Inversor CMOS Características DC VTC - Característica de transferência de tensão Importante Se o sinal não varre totalmente os limites inferiores e superiores da tensão uma corrente significativa passa pelo inversor! (potência dissipada!) O mesmo fenômeno é significativo se o transistor chaveia lentamente. 27

28 Inversor CMOS Ruído Os limites de ruído indicam quão bem o inversor opera em condições ruidosas. NM Noise margins Caso ideal: Se Caso ideal: 28

29 29 Inversor CMOS Ponto de chaveamento do inversor (V SP ) Vsp Vg Os dois transistores estão na região de saturação e a mesma corrente passa por eles

30 30 Inversor CMOS Limite de ruído e VTC ideais VTC Voltage Transfer Curves Nesta situação idealizada, os MOSFETs nunca estão ligados em um mesmo instante Limites de ruídos iguais garante melhor performance

31 Exemplos Se n / p = 1, temos VSP = VDD/2 Desenhando MOSFETs com mesmo L => Para obtermos Num MOSFET de canal longo 31