Microeletrônica. Prof. Fernando Massa Fernandes. Sala 5017 E

Transcrição

1 Microeletrônica Prof. Fernando Massa Fernandes Sala 5017 E fermassa@lee.uerj.br (Prof. Germano Maioli Penello) 1

2 Modelos para projetos digitais Após ver alguns detalhes da fabricação dos MOSFETs, agora veremos modelos que utilizaremos em designs digitais De uma forma simples, o MOSFET é analisado em projetos digitais como uma chave logicamente controlada. 2

3 Modelo de MOSFET digital Resistência de chaveamento efetiva Modelo inicial para um MOSFET chaveando Limitação desse modelo: Consideração feita que o tempo de subida e de descida é zero. O ponto que define a chave aberta e fechada é bem definido. Usado para cálculo a mão, apresentam resultados dentro de um fator de dois do resultado obtido por simulação ou pela experiência. 3

4 Modelo de MOSFET digital Resistência de chaveamento efetiva NMOS de canal longo (fator de escala de 1 m e VDD = 5V) PMOS de canal longo (fator de escala de 1 m e VDD = 5V) NMOS de canal curto (fator de escala de 50 nm e VDD =1V) PMOS de canal curto (fator de escala de 50 nm e VDD =1V) mobilidade elétron é maior que a do buraco 4

5 Modelo de MOSFET digital Efeitos Capacitivos Adicionando efeitos das capacitâncias no modelo Cox é a capacitância na região de triodo (superestimado para facilitar as contas à mão cálculo melhor é feito com simulações) Capacitância é vista como 2(Cox/2) = Cox 5

6 Modelo de MOSFET digital Efeitos Capacitivos Adicionando efeitos das capacitâncias no modelo Modelo melhorado 6

7 Modelo de MOSFET digital Resumo 7

8 Tempo de transição e de atraso Relembrando 8

9 Tempo de transição e de atraso Tempo de subida - tr Tempo de subida da saída- tlh Tempo de descida- tf Tempo de descida da saída- thl Tempo de atraso low to high - tplh Tempo de atraso high to low - tphl 9

10 Tempo de transição e de atraso No nosso modelo digital: Tempo de atraso high to low - tphl Tempo de descida da saída- thl Ctot = capacitância total entre o dreno e o terra. Modelo simplificado para ser usado no cálculo a mão apenas! 10

11 Projeto digital Por que NMOS e PMOS têm tamanhos diferentes? Casamento da resistência de chaveamento efetiva 11

12 MOSFET pass gate NMOS é bom para passar sinal lógico 0 NMOS não é bom para passar sinal lógico 1 12

13 MOSFET pass gate NMOS é bom para passar sinal lógico 0 NMOS não é bom para passar sinal lógico 1 13

14 MOSFET pass gate Em uma análise complementar, observamos que PMOS não é bom para passar sinal lógico 0 PMOS é bom para passar sinal lógico 1 14

15 Atraso num pass gate Exemplo: 15

16 Atraso num pass gate Valor calculado diferente do medido (simulado)! Cálculo manual fornece resultados aproximados e ajuda a indicar o local da limitação de velocidade num circuito digital, mas não fornece um resultado exato! 16

17 Transmission gate Acoplar um NMOS e um PMOS Tempo de atraso diminui Desvantagens: Aumento de área utilizada no leiaute Dois sinais de controle 17

18 Inversor CMOS Bloco de construção fundamental para a circuitos digitais A dissipação de potência estática do inversor é praticamente zero! O NMOS e o PMOS podem ser projetados para ter as mesmas características O gatilho de chaveamento lógico pode ser alterado com o tamanho dos MOSFETs 18

19 Inversor CMOS Características DC Característica de transferência de tensão Pontos A e B definidos pela inclinação da reta igual a -1 Ventrada < VIL estado lógico 0 na entrada Ventrada > VIH estado lógico 1 na entrada VIL < Ventrada < VIH não tem estado lógico definido Situação ideal VIH - VIL = 0 19

20 Inversor CMOS Características DC VTC - Característica de transferência de tensão Importante Se o sinal não varre totalmente os limites inferiores e superiores da tensão uma corrente significativa passa pelo inversor! (potência dissipada!) O mesmo fenômeno é significativo se o transistor chaveia lentamente. 20

21 Inversor CMOS Ruído Os limites de ruído indicam quão bem o inversor opera em condições ruidosas. Caso ideal: Se Caso ideal: 21

22 Inversor CMOS Ponto de chaveamento do inversor (VSP) Os dois transistores estão na região de saturação e a mesma corrente passa por eles 22

23 Inversor CMOS Limite de ruído e VTC ideais Nesta situação idealizada, os MOSFETs nunca estão ligados em um mesmo instante Limites de ruídos iguais garante melhor performance 23

24 Exemplo Se n/ p = 1, temos VSP = VDD/2 Desenhando MOSFETs com mesmo L Mesmo resultado obtivemos para fazer Num MOSFET de canal longo 24

25 Características de chaveamento Vamos examinar as capacitâncias e resistências parasíticas do inversor Utilizando o modelo digital que havíamos criado na última aula ATENÇÃO! O desenho mostra as duas chaves abertas, mas isto não é possível de acontecer! 25

26 Características de chaveamento Vamos examinar as capacitâncias e resistências parasíticas do inversor 26

27 Características de chaveamento Vamos examinar as capacitâncias e resistências parasíticas do inversor 27

28 Características de chaveamento Vamos examinar as capacitâncias e resistências parasíticas do inversor 28

29 Características de chaveamento Vamos examinar as capacitâncias e resistências parasíticas do inversor 29

30 Características de chaveamento Vamos examinar as capacitâncias e resistências parasíticas do inversor Tempos de atraso 30

31 Características de chaveamento Vamos examinar as capacitâncias e resistências parasíticas do inversor Tempos de atraso Se o inversor estiver conectado a uma carga capacitiva: 31

32 Exemplo 32

33 Exemplo A simulação não dá exatamente o mesmo resultado! (~20ps) Fazer com que Rp = Rn faz com que a capacitância de entrada aumente! 33

34 Exemplo 34

35 Exemplo Simulação 35

36 Ring oscillator Vimos que existe um atraso na propagação de sinal em uma porta inversora. O que acontece se ligarmos um número impar de portas inversoras em sequência e alimentarmos a saída da última na entrada da primeira? 36

37 Ring oscillator Vimos que existe um atraso na propagação de sinal em uma porta inversora. O que acontece se ligarmos um número impar de portas inversoras em sequência e alimentarmos a saída da última na entrada da primeira? Cada inversor chaveia duas vezes durante um período de oscilação. Tempo de chaveamento de um inversor = tphl + tplh Frequência de oscilação Onde n é o número impar de inversoras. 37

38 Ring oscillator Vimos que existe um atraso na propagação de sinal em uma porta inversora. O que acontece se ligarmos um número impar de portas inversoras em sequência e alimentarmos a saída da última na entrada da primeira? O ring oscillator é normalmente utilizado para indicar a velocidade de um processo 38

39 Ring oscillator O ring oscillator é normalmente utilizado para indicar a velocidade de um processo MOSIS PARAMETRIC TEST RESULTS MOSIS WAFER ACCEPTANCE TESTS RUN: N99Y VENDOR: TSMC TECHNOLOGY: SCN025 FEATURE SIZE: 0.25 microns RUN: T92Y (MM_NON-EPI_THK-MTL) TECHNOLOGY: SCN018 FEATURE SIZE: 0.18 microns CIRCUIT PARAMETERS UNITS Inverters K Vinv Volts Vinv Volts Vol (100 ua) Volts Voh (100 ua) Volts Vinv Volts Gain Ring Oscillator Freq. DIV1024_T (31-stage,2.5) MHz DIV1024 (31-stage,2.5) MHz Ring Oscillator Power DIV1024_T (31-stage,2.5) 0.06 uw/mhz/g DIV1024 (31-stage,2.5) 0.06 uw/mhz/g CIRCUIT PARAMETERS UNITS Inverters K Vinv volts Vinv volts Vol (100 ua) volts Voh (100 ua) volts Vinv volts Gain Ring Oscillator Freq. D1024_THK (31-stg,3.3V) MHz DIV1024 (31-stg,1.8V) MHz PDP Ring Oscillator Power D1024_THK (31-stg,3.3V) 0.07 uw/mhz/gate DIV1024 (31-stg,1.8V) 0.02 uw/mhz/gate COMMENTS: DEEP_SUBMICRON COMMENTS: DEEP_SUBMICRON VENDOR: TSMC 39

40 Ring oscillator Qual a capacitância total de inversores idênticos acoplados? 40

41 Ring oscillator Qual a capacitância total de inversores idênticos acoplados? 41

42 Ring oscillator Qual a capacitância total de inversores idênticos acoplados? Com: Desta maneira: f= 1 n. 0,7. ( R n +R p ).C tot 42

43 Ring oscillator Aplicações Gerador de números aleatórios por hardware Oscilador controlado por tensão 43

44 Inversor Dissipação de potência dinâmica Cada vez que o inversor muda de estado, os capacitores (de carga somado com as capacitâncias intrínsecas) devem ser carregados ou descarregados. Aplicando um pulso quadrado de período T e frequência fclk na entrada, a corrente média que o inversor tem que puxar da fonte VDD é 44

45 Inversor Dissipação de potência dinâmica Cada vez que o inversor muda de estado, os capacitores (de carga somado com as capacitâncias intrínsecas) devem ser carregados ou descarregados. Aplicando um pulso quadrado de período T e frequência fclk na entrada, a corrente média que o inversor tem que puxar da fonte VDD é Lembrando que a corrente só é fornecida quando o PMOS está ligado 45

46 Inversor Dissipação de potência dinâmica Aplicando um pulso quadrado de período T e frequência fclk na entrada, a corrente média que o inversor tem que puxar da fonte VDD é A potência total é 46

47 Inversor Dissipação de potência dinâmica A potência total é A potência dissipada depende das capacitâncias, da fonte e da frequência do clock. Muito esforço é feito para reduzir esta dissipação! Uma das maiores vantagens do CMOS é a baixa dissipação de potência. 47

48 Inversor Dissipação de potência dinâmica Para caracterizar a velocidade de um processo, o power delay product (PDP) é utilizado: Um processo rápido pode dissipar mais potência e esse produto quantifica as duas características simultaneamente. GaAs tem um atraso de propagação menor mas dissipa mais potência e pode ser comparado com a tecnologia CMOS de 50 nm. 48

49 Exemplo 49

50 Exemplo 50

51 Exemplo Simulação f ~1.25 GHz 51

52 Exemplo Simulação Processo de 50nm f ~1.25 GHz Pavg = 19.6 W (apenas 1 inversor) PDP = 431x10-18 J 52

53 Trabalho 5 Inversor CMOS Leiaute, simulação e análise de um inversor CMOS fabricado na tecnologia SCN018 de 180nm. i) A partir do par CMOS desenvolvido no trabalho 4, projetar e simular no LTSpice o esquemático do inversor e determinar o ponto de chaveamento (Vps). ii) Fazer o leiaute do inversor no Electric. (Pode se basear no Tutorial 3 do site CMOSedu) iii) Simular a partir do leiaute no Electric e comparar com o valor de Vsp obtido anteriormente. * Data da entrega 22/03 (Qui) 1. Enviar o arquivo LTSpice e.jelib. 2. Enviar síntese da análise em.pdf. * Salvar e enviar pasta compactada com os arquivos [Trab5_Nome_2017(1)]. 53