Microeletrônica. Prof. Fernando Massa Fernandes. Sala 5017 E

Transcrição

1 Microeletrônica Prof. Fernando Massa Fernandes Sala 5017 E fermassa@lee.uerj.br (Prof. Germano Maioli Penello) 1

2 Trabalho 3 1. Projetar o leiaute de um transistor NMOS com W = 20 e L = 3 utilizando o processo C5. 2. Projetar o esquemático do NMOS e comparar as duas células (LVS) 3. Simular as duas células no SPICE variando a tensão VDS de 0 a 5V em passos de 1mV e VGS de 0 a 5V em passos de 1V. Apresentar os gráficos I x V Tutorial 2 no CMOSedu.com

3 Trabalho 3 1. Projetar o leiaute de um transistor NMOS com W = 20 e L = 3 utilizando o processo C5. (w = 6 m e L = 0,9 m)

4 Resistores Os valores dos resistores e capacitores em um processo CMOS são dependentes da temperatura e da tensão (~10-6/oC). Coeficiente de temperatura R aumenta com a T Coeficiente de temperatura de primeira ordem TCR1 também varia com a temperatura! 4

5 Resistores A resistência também se altera com a aplicação de tensão. O coeficiente de tensão é dado por VCR: V é a tensão média aplicada nos terminais do resistor. Este fenômeno é observado principalmente por causa da largura da região de depleção entre o poço-n e o substrato que altera a resistência de folha. 5

6 Resistores Guard ring Todo circuito de precisão está sujeito a ruídos do substrato (corrente em circuitos adjacentes influenciando os vizinhos) Guard ring num resistor O guard ring (implantação de p+ entre os circuitos) é um método simples de reduzir o ruído. Mantém o potencial em volta do circuito Protege o circuito de injeção de portadores indesejadas vindas do substrato. 6

7 Resistores Leiaute interdigitated O casamento de valores entre os resistores pode ser melhorado com o design abaixo Variações devido ao processo em diferentes regiões do substrato são minimizadas Note que a orientação dos resistores é a mesma (vertical) Os resistores tem essencialmente os mesmos efeitos parasíticos. 7

8 Resistores Leiaute common-centroid (centro comum) O casamento de valores entre os resistores pode ser melhorado também com o design abaixo Variações devido ao processo em diferentes regiões do substrato são minimizadas Note que a orientação dos resistores é a mesma (vertical) Os resistores já não tem essencialmente os mesmos efeitos parasíticos. 8

9 Resistores Leiaute common-centroid (centro comum) vs. interdigitated Resistor A teria 20 e B teria 16 Resistor A teria 18 e B teria 18 Melhor casamento entre os resistores 9

10 Resistores Leiaute common-centroid (centro comum) O Leiaute common-centroid melhora o casamento de s e capacitores também! 10

11 Resistores Elementos dummy (falso, postiço) Difusão desigual devido a variações de concentração de dopantes levaria a um descasamento entre elementos. O elemento dummy não tem função elétrica nenhuma, ele é normalmente aterrado ou ligado ao VDD em vez de ficarem flutuando. 11

12 Capacitores Processos CMOS podem conter uma segunda camada de polisilício chamada poly2. Importante para: Capacitores poly-poly s Dispositivos de portas flutuantes (EPROM, memória FLASH, por exemplo) 12

13 Capacitores Leiaute e seção reta C ox capacitância por área Espessura entre as camadas poly (tox) é a mesma do GOX. 13

14 Capacitores Leiaute e seção reta C ox capacitância por área Espessura entre as camadas poly (tox) é a mesma do GOX. Capacitância mínima 100 ff e 10 ff (longo e curto, respectivamente) 14

15 Capacitores Parasíticos A maior capacitância parasítica é a entre o poly1 e o substrato (bottom plate parasitic parasítico da placa inferior). Pode chegar a 20% do valor de capacitância desejado entre poly1 e poly2. 15

16 Capacitores Dependência com tensão e temperatura Coeficiente de temperatura: Coeficiente de tensão: 16

17 Já sabemos como criar um, a partir de agora veremos os detalhes de como otimizar o leiaute de um para reduzir os efeitos parasíticos. 17

18 Difusão lateral O dopante difunde lateralmente criando um de comprimento Leff 18

19 A implantação LDD (lightly doped drain) é feita para minimizar a difusão lateral. Depois da LDD é feita a deposição de um espaçador e só então a dopagem p+ ou n+ é realizada. 19

20 A implantação LDD (lightly doped drain) é feita para minimizar a difusão lateral. Depois da LDD é feita a deposição de um espaçador e só então a dopagem p+ ou n+ é realizada. Imagem mais realística da difusão 20

21 Oxide encroachment (invasão do óxido) O óxido invade a região ativa e reduz a área do transistor. Para compensar, o leiaute pode ser aumentado antes de fazer a máscara que define a região ativa. 21

22 Capacitância parasítica de depleção de fonte e dreno Modelo SPICE: Não confundir capacitância de depleção (polarização reversa) com capacitância de difusão (polarização direta)! 22

23 Resistência parasítica de fonte e dreno O comprimento da região ativa aumenta a resistência parasítica em série com o, determinada pelo número de quadrados na fonte (NRS) e dreno (NSD) NRS = comprimento da fonte / largura da fonte Resistência de folha incluída no modelo SPICE como rsh (confira o valor no processo C5) 23

24 Long-length (Comprimento longo) O que está faltando neste leiaute para construir um real? O comprimento é obtido pela interseção entre o poly e a região ativa (acompanhando o sentido da corrente). Veremos adiante no curso que o de comprimento longo tem uma resistência efetiva de chaveamento mais elevada 24

25 Large-Width (Largura grande) O que está faltando neste leiaute para construir um real? A largura é obtido pela interseção entre o poly e a região ativa. (perpendicular ao sentido da corrente) Conexão em paralelo Largura total é a soma das larguras 25

26 A mesma abordagem pode ser feita para aumentar o comprimento do Nomenclatura 10/2 largura comprimento Conexão em série 26

27 Capacitância parasítica As capacitância parasíticas dependem da área da região ativa. Num desenho com números pares de capacitores, a região ativa de um terminal é maior que a do outro. Neste desenho, a área do S é maior que a do D. 27

28 Capacitância parasítica Para obter boa resposta a altas frequências, é desejado que a capacitância maior seja aterrada (para NMOS) ou conectada ao VDD (PMOS) Maior capacitância 28

29 Capacitância parasítica Para obter boa resposta a altas frequências, é desejado que a capacitância maior seja aterrada (para NMOS) ou conectada ao VDD (PMOS) Menor capacitância Maior capacitância Verifique a descarga dos capacitores da figura à direita considerando o como chave. 29

30 Capacitância parasítica Para obter boa resposta a altas frequências, é desejado que a capacitância maior seja aterrada (para NMOS) ou conectada ao VDD (PMOS) Menor capacitância Maior capacitância A menor capacitância descarrega pelos dois capacitores (maior resistência no caminho de descarga) enquanto a maior capacitância não carrega nem descarrega. 30

31 Capacitância parasítica Dispositivo operando na região de inversão forte (strong inversion region) Canal formado entre o dreno e a fonte Capacitância não depende da extensão da difusão lateral 31

32 Capacitância parasítica Dispositivo operando na região de depleção. Não há canal entre o dreno e fonte. Capacitância depende da extensão da difusão lateral Os parâmetros CGDO (gate-drain overlap capacitance) e CGSO são estipulados no modelo SPICE. Confira os valores no modelo do processo C5. 32

33 Capacitância parasítica Os modelos do devem incluir capacitâncias entre seus terminais e que essas capacitâncias dependem da região de operação do. Quantos transistores temos nesta imagem? Imagem SEM 33