Aula 6: Introdução ao System Generator

Transcrição

1 Aula 6: Introdução ao System Generator Fabbryccio Cardoso Marcelo Fernandes Dalton S. Arantes DECOM-FEEC-UNICAMP

2 Casos de Uso Desenvolvimento e análise de algoritmos visando hardware FPGA. visualização, geração de estímulos, simulação com blocos do Simulink, estimação de recursos de HW, cosimulação. Implementação de um projeto completo. Implementação de componentes para projetos maiores.

3 Vantagens Esconde vários detalhes de HW para facilitar a abordagem de processamento digital de sinais. Possibilita uma visão sistêmica e conceitual do projeto com vários níveis de detalhamento. Possibilita a geração de código HDL eficiente a partir de um modelo sistêmico. Aproveita todos os recursos de visualização, análise e de simulação disponíveis no Simulink. Possibilita interagir a simulação em software com a execução em HW hardware no loop de simulação.

4 Limitações Não possibilita o gerenciamento e a distribuição de sinais de clock. Não possui pinos bidirecionais. Conseqüência: limitações na implementação de interfaces sofisticadas que envolvam restrições de tempo muito precisas. Solução: utilizar o SysGen para desenvolver componentes para serem integrados externamente (ISE) em VHDL.

5 Blocos Básicos System Generator Possibilita gerar código VHDL, netlists, componentes e binários. Possibilita simular os blocos do SysGen no Simulink. Possibilita gerar binário para co-simulação. Possibilita co-simulação com HW e ModelSim. Faz o mapeamento do tempo base de amostragem para o clock. DSP double Fix_8_8 double dbl fpt fpt dbl Gateway In Gateway Out Sine Wave u original saida erro Abs Time Definem as fronteiras do projeto. Scope Entre estes blocos pode-se utilizar apenas blocos Xilinx. São mapeados em HW para pinos de entrada e de saída.

6 System Generator Block Pode ser: HDL Netlist (projeto ISE) NGC Netlist (componente) Bitstream (binário p/ prog) EDK Export Tool (EDK) HW Cosimulation Tipo de compilação Família do dispositivo Síntese para VHDL ou Verilog: XST, Leonardo Spectrum, Synplify, Synplify Pro Mapeado para o clock usado na FPGA este mapeamento irá definir restrições de tempo para síntese e implementação. Período de amostragem base do modelo.

7 É boa prática trabalhar com Sample Time normalizado: Sample Time = 1 para o menor sample time do modelo. Motivo: menor sample time é mapeado para o clock do sistema. Implementações de Arredondar e Saturar consomem área. Gateway In Fix ou UFix Truncar ou Arredondar Wrap, Saturar ou Flag as Error. Localização dos pinos: Para barramento de 8 bits é necessário especificar 8 pinos

8 Ajuste automático do tipo de sinal 1 x Fix_8_5 z -2 Delay Fix_8_5 a xlmult b z -3 (ab) a xladdsub a+b b AddSub Fix_16_9 Fix_17_9 1 y Mult k =1 Constant Fix_8_4

9 Exemplo Básico System Generator DSP Sine Wave dbl fpt Fix_8_5 fpt dbl Gateway In Gateway Out original saida erro u histogram Fix_8_5 [ -4, ] passo = Abs Time Scope

10 Exemplo Básico: Resultado Fix_8_5 Fix 8 5 Frequencia Amostra

11 Exemplo Básico: Resultado Fix_8_6 Fix Frequencia Amostra histogram Fix_8_6 [ -2, ] passo =

12 Frequencia Laboratório de Comunicações Digitais Exemplo Básico: Resultado Fix_8_7 Fix Amostra histogram Fix_8_7 [ -1, ] passo =

13 Exemplo: equação de diferenças y(n) = x(n) + a x(n-n) N = 5 System Generator DSP DSP double Sine Wave double Sine Wave1 fonte dblfpt Fix_8_5 Gateway In x y sim_filtro x y Sys_filtro double Fix_17_9 fpt dbl Gateway Out sysgen freq1 = 2/200 = 1/100 : 100 amostras por ciclo freq2 = 20/200 =1/10 : 10 amostras por ciclo fonte simulink u erro Time Scope