UNIVERSIDADE DO VALE DO ITAJAÍ CENTRO DE CIÊNCIAS TECNOLÓGICAS DA TERRA E DO MAR CURSO DE CIÊNCIA DA COMPUTAÇÃO

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1 UNIVERSIDADE DO VALE DO ITAJAÍ CENTRO DE CIÊNCIAS TECNOLÓGICAS DA TERRA E DO MAR CURSO DE CIÊNCIA DA COMPUTAÇÃO AVALIAÇÃO DE ALTERNATIVAS ARQUITETURAIS PARA REDUÇÃO DO CONSUMO DE ENERGIA NA REDE-EM-CHIP SOCIN Área de Sistemas Embarcados por Jaison Valmor Bruch Cesar Albenes Zeferino, Dr Orientador Itajaí (SC), julho de 2011

2 UNIVERSIDADE DO VALE DO ITAJAÍ CENTRO DE CIÊNCIAS TECNOLÓGICAS DA TERRA E DO MAR CURSO DE CIÊNCIA DA COMPUTAÇÃO AVALIAÇÃO DE ALTERNATIVAS ARQUITETURAIS PARA REDUÇÃO DO CONSUMO DE ENERGIA NA REDE-EM-CHIP SOCIN Área de Sistemas Embarcados por Jaison Valmor Bruch Relatório apresentado à Banca Examinadora do Trabalho de Conclusão do Curso de Ciência da Computação para análise e aprovação. Orientador: Cesar Albenes Zeferino, Dr. Itajaí (SC), julho de 2011

3 SUMÁRIO LISTA DE ABREVIATURAS...iv LISTA DE tabelas... v LISTA DE FIGURAS...vi LISTA DE EQUAÇÕES...vii RESUMO...viii ABSTRACT...ix 1 INTRODUÇÃO PROBLEMATIZAÇÃO Formulação do Problema Solução Proposta OBJETIVOS Objetivo Geral Objetivos Específicos METODOLOGIA ESTRUTURA DO TRABALHO FUNDAMENTAÇÃO TEÓRICA CONCEITOS BÁSICOS SOBRE ENERGIA ELÉTRICA Capacitância Potência dissipada CIRCUITOS CMOS Consumo de energia em circuitos CMOS REDUÇÃO DO CONSUMO DE ENERGIA EM CIRCUITOS CMOS Clock Gating Codificação de dados Ajustes de tensão e frequência Power Gating Exploração arquitetural REDES-EM-CHIP A rede SoCINfp Simulador BrownPepper TRABALHOS RELACIONADOS AVALIAÇÃO DO USO DA TÉCNICA DE CLOCK GATING NA REDE SOCIN AVALIAÇÃO DA ATIVIDADE DE CHAVEAMENTO EM SYSTEMC AVALIAÇÃO BASEADA NA SÍNTESE EM FPGA Técnicas aplicadas Resultados experimentais ii

4 4 AVALIAÇÃO DO USO DE CODIFICAÇÃO DE DADOS NA REDE SOCIN AVALIAÇÃO DA ATIVIDADE DE CHAVEAMENTO EM SYSTEMC AVALIAÇÃO BASEADA NA SÍNTESE EM FPGA Resultados experimentais AVALIAÇÃO DE ARQUITETURAS DE ÁRBITROS NA REDE SOCIN AVALIAÇÃO BASEADA NA SÍNTESE EM FPGA CONCLUSÕES...58 REFERÊNCIAS BIBLIOGRÁFICAS...60 iii

5 LISTA DE ABREVIATURAS ASIC Application-specific Integrated Circuit bop Begin-of-packet CMOS Complementary Metal Oxide Semiconductor eop End-of-packet FIFO First-In First-Out FPGA Field-programmable Gate Array GSED Grupo de Sistemas Embarcados e Distribuídos HLP Higher Level Protocol HTML HyperText Markup Language IC Input Controller IFC Input Flow Controller ITRS International Technology Roadmap for Semiconductors JPG Joint Photographic Experts Group LUT Look-Up Table MOS Metal Oxide Semiconductor MPEG Moving Picture Experts Group MP3 MPEG Audio Layer-3 MP4 MPEG-4 Part 14 NMOS N-type Metal Oxide Semiconductor NoC Network-on-Chip OC Output Controller ODS Output Data Switch OFC Output Flow Controller OWS Output Write Switch RASoC Router Architecture for SoC RIB Routing Information Bit PMOS P-type Metal Oxide Semiconductor RTL Register Transfer Level SoC System-on-Chip SoCIN SoC Interconnection Network TCC Trabalho de Conclusão de Curso UNIVALI Universidade do Vale do Itajaí USB Universal Serial Bus VHDL VHSIC Hardware Description Language VHSIC Very High Speed Integrated Circuit WAV Waveform Audio File Format iv

6 LISTA DE TABELAS Tabela 1. Resumo dos trabalhos estudados...32 Tabela 2. Atividade de chaveamento no buffer FIFO...35 Tabela 3. Comparação de custos e Pdin com clock gating ASIC Tabela 4. Comparação de custos e Pdin com clock gating ASIC e registrador na entrada Tabela 5. Comparação de custos e Pdin com clock gating ASIC e latch na entrada Tabela 6. Comparação de custos e Pdin com clock gating FPGA Tabela 7. Comparação de custos e Pdin com clock gating LEDS Tabela 8. Campo de enquadramento de pacote...45 Tabela 9. Atividade de chaveamento com a técnica Bus-Invert Tabela 10. Custo dos mecanismos de codificação...55 Tabela 11. Avaliação de árbitros...57 v

7 LISTA DE FIGURAS Figura 1. Transistor NMOS....7 Figura 2. Inversor CMOS....8 Figura 3. Circuito (a) sem utilização de clock gating e (b) com clock gating Figura 4. Circuitos de clock gating tradicionalmente aplicados nas tecnologias ASIC e FPGA Figura 5. Exemplo da codificação Bus-Invert Figura 6. Exemplo da codificação SILENT...15 Figura 7. Exemplo da Codificação Gray Figura 8. Arquitetura da rede SoCIN Figura 9. Formato do pacote SoCINfp...22 Figura 10. Formato do enlace da rede SoCINfp...23 Figura 11. Organização do roteador ParIS...24 Figura 12. Matriz de cruzamentos para roteamentos: (a) XY; (b) WF (West-First)...27 Figura 13. Registrador com clock gating aplicado no buffer FIFO...33 Figura 14. Circuito de clock gating para tecnologia ASIC...37 Figura 15. Erro na transmissão de dados no uso do clock gating baseado no modelo ASIC, em (a) amostra de dados na entrada Lin e em (b) saída Eout com valores incorretos Figura 16. Buffer FIFO com registrador de entrada Figura 17. Buffer FIFO com latch de entrada Figura 18. Circuito de clock gating em tecnologia FPGA...39 Figura 19. Erro na transmissão de dados no uso do clock gating baseado no modelo FPGA, em (a) amostra de dados na entrada Lin e em (b) saída Eout com valores incorretos Figura 20. Circuito de clock gating alternativo para FPGA Figura 21. Injeção de dados nos buffers do roteador ParIS. Em (a) com circuito tradicional de clock gating, em (b) com circuito alternativo...41 Figura 22. Potência dinâmica dissipada em ambas as implementações de clock gating...44 Figura 23. Frequência de operação máxima das técnicas de clock gating Figura 24. Buffer FIFO com codificador e decodificador Figura 25. Rede SoCIN 4x1 com codificador e decodificador Bus-Invert...47 Figura 26. Código em linguagem C do codificador Bus-Invert...49 Figura 27. Código em linguagem C do decodificador Bus-Invert Figura 28. Diagrama RTL do codificador Bus-Invert Figura 29. Diagrama RTL do decodificador Bus-Invert...50 Figura 30. Pacote sendo codificado em uma rede 4x Figura 31. Saída do pacote previamente codificado...51 Figura 32. Potência dinâmica dissipada com a codificação Bus-Invert sem otimização Figura 33. Redução da potência dinâmica com a codificação Bus-Invert sem otimização...53 Figura 34. Potência dinâmica dissipada na codificação Bus-Invert com otimização da ferramenta. 54 Figura 35. Redução da potência dinâmica com a codificação Bus-Invert e otimização Figura 36. Arquitetura do árbitro round-robin...56 vi

8 LISTA DE EQUAÇÕES Equação Equação Equação Equação Equação Equação Equação Equação vii

9 RESUMO BRUCH, Jaison Valmor. Avaliação de alternativas arquiteturais para redução do consumo de energia na rede-em-chip SoCIN. Itajaí, f. Trabalho de Conclusão de Curso (Graduação em Ciência da Computação) Centro de Ciências Tecnológicas da Terra e do Mar, Universidade do Vale do Itajaí, Itajaí, O consumo de energia é uma das questões mais importantes no projeto de circuitos CMOS. Isso se deve a crescente demanda por sistemas portáteis, a ineficiência das baterias e por questões ambientais e econômicas. A mudança do paradigma single-core, em que o incremento no desempenho é dado pelo aumento na frequência de operação, para o paradigma multi-core no qual o desempenho é melhorado com a adição de núcleos ao sistema, foi impulsionada também pela questão do consumo de energia. Os futuros sistemas multi-core serão compostos por dezenas de núcleos e, em tais sistemas o desempenho da arquitetura de comunicação será fundamental. É notório no meio científico e industrial que a arquitetura de comunicação baseada em barramentos não se adéqua aos requisitos desses sistemas. Surgem então as Redes-em-Chip como alternativa para prover alto desempenho em comunicação. O emprego desse tipo de arquitetura de comunicação acarreta um custo adicional ao sistema, em forma de consumo de área e energia elétrica devido à complexidade dos mecanismos necessários a sua implementação. Dado esse contexto, o presente trabalho investigou e aplicou técnicas de redução da dissipação de potência na rede-em-chip SoCIN. As técnicas aplicadas foram implementadas de forma a avaliar sua efetividade quanto à redução da atividade de chaveamento e da dissipação de potência. Os resultados obtidos com simulação em SystemC demonstraram que as técnicas aplicadas são efetivas na redução da atividade de chaveamento, porém, os experimentos realizados com a síntese em FPGA não demonstraram redução na dissipação de potência, apresentando problemas quanto a integridade dos dados e ainda causando aumento na dissipação.verificou-se que a tecnologia de FPGA não é mais adequada para esse tipo de investigação, pois os resultados obtidos nas simulações divergem daqueles encontrados na literatura. Palavras-chave: Consumo de energia. Circuitos CMOS. Redes-em-Chip. viii

10 ABSTRACT Power consumption is one of the most important issues in the design of CMOS circuits. This is due to the increasing demand for portable systems, the inefficiency of the batteries and by environmental and economic issues. The paradigm shift from the single-core approach, in which the increment in performance is given by the increasing in the operating frequency, to the multicore paradigm, in which the performance is improved with the addition of cores in the system, was also stimulated by power consumption issues. The future multi-core systems will integrate from dozens to hundreds of cores. In such systems, the performance of the communication architecture will be crucial. It is well known in the scientific and industrial communities that the bus-based communication architecture does not fit the requirements of these systems. In order to overcome the limitations of the bus, the Networks-on-Chip approach was proposed as an alternative to provide high performance in communication for the future multi-core systems. However, the use of this type of architecture brings an additional cost to the system in the form of area and power consumption overheads due to the complexity of the necessary mechanisms for its implementation. Given this context, this work investigated and applied techniques for reducing power dissipation in the network-on-chip SoCIN. The applied techniques were implemented to evaluate its effectiveness in reducing the switching activity and power dissipation. The results obtained with SystemC simulation showed that the techniques used are effective in reducing the switching activity, but the experiments with FPGA synthesis showed no reduction in power dissipation, presenting problems as data integrity and also causing an increase dissipation. It found that in that FPGA technology is no longer suitable for this type of research because the simulation results differ from those found in the literature. Keywords: Power consumption. CMOS circuits. Networks-on-Chip. ix

11 1 INTRODUÇÃO Até meados dos anos 90, a maioria dos esforços em pesquisa e desenvolvimento na área de eletrônica digital foi direcionada ao incremento da velocidade e da complexidade dos sistemas digitais em chip, resultando em uma tecnologia com alto poder de processamento, mas com alto consumo de energia (KEATING et al., 2007, p. 1). Este cenário, entretanto, sofreu mudanças radicais no final dos anos 90. O consumo de energia dos componentes começou a atingir os limites do que poderia ser tratado pelas tecnologias economicamente viáveis para encapsulamento e refrigeração de circuitos integrados, causando redução da confiabilidade dos dispositivos (RABAEY; PEDRAM; LANDMAN, 1996). Ainda, conforme Rabaey, Pedram e Landman (1996), a questão energética está rapidamente se tornando das mais importantes no projeto de sistemas digitais. Essa situação é agravada pela crescente demanda por sistemas portáteis nas áreas de comunicação, computação e eletrônica de consumo 1 (ex. telefones celulares, tocadores de MP3/MP4). Além disso, as melhorias nas tecnologias de baterias são facilmente compensadas pelo incremento na complexidade e no desempenho das aplicações. Nesse sentido, Kaxiras e Martonosi (2008) afirmam que o consumo eficiente de energia deve ser levado em consideração em cada fase do processo de desenvolvimento. Por isso, segundo os mesmos autores, a dissipação de potência e a diminuição no ganho de desempenho figuram entre as principais causas para a mudança de arquiteturas com um único núcleo (do inglês single-core) para arquiteturas com vários núcleos (do inglês multi-core). Neste último tipo de arquitetura (multicore), o ganho de desempenho é obtido por meio do incremento do número de núcleos ao invés do aumento na frequência de operação, resultando em um menor acréscimo no consumo de energia. A tendência na adoção de sistemas multi-core também é apontada pelo relatório de 2009 do International Technology Roadmap for Semiconductors (ITRS, 2009), segundo o qual, o número de núcleos integrados em um chip aumenta 1.4 vezes a cada ano enquanto que o aumento na frequência de operação é de 1.05 vezes ao ano. Um sistema multi-core também conhecido como sistema integrado ou SoC (System-on-Chip), pode ser definido como um sistema computacional completo integrado em um único chip, incluindo, tipicamente, um ou mais processadores, co- 1 Eletrônica de consumo designa o equipamento eletrônico para uso pessoal, compreende aplicações para fins de entretenimento, comunicação e produtividade.

12 processadores, controladores de entrada-e-saída, periféricos, memórias e outros circuitos, tais como, circuitos analógicos e lógica programável (ZEFERINO, 2003). Confirmando a vocação por arquiteturas com mais de um núcleo, recentemente, Intel (2010) anunciou um processador experimental composto por 48 núcleos (processadores Pentium P54C) integrados em um único chip. Esse processador incorpora tecnologias destinadas a sistemas com mais de 100 núcleos, tais como: gerenciamento avançado de energia, tecnologias de apoio a transmissão de mensagens e arquitetura de comunicação baseada em Redes-em-Chip (do inglês, Networks-on-Chip ou NoCs). As Redes-em-Chip, segundo Zeferino (2003), são arquiteturas de comunicação chaveadas, reutilizáveis e com desempenho escalável, semelhante àquelas utilizadas em computadores paralelos. Essas redes baseiam-se em ligações ponto-a-ponto, e apresentam boas características quanto ao paralelismo, consumo de energia, frequência de operação e escalabilidade. O Grupo de Sistemas Embarcados e Distribuídos da Universidade do Vale do Itajaí (GSED- UNIVALI), possui um projeto na área de NoCs chamado SoCIN (SoC Interconnection Network). Esse projeto foi desenvolvido por Zeferino (2003) em sua tese de doutorado e, objetiva a exploração de arquiteturas de NoCs com baixo custo de silício, visando à realização de sistemas embarcados escaláveis com alta demanda de comunicação. A NoC SoCIN foi escolhida como rede de referência para a realização deste trabalho, isso se deve ao envolvimento do autor com outros projetos baseados na mesma rede, descritos em (ZEFERINO et al., 2007) e (BRUCH; PIZZONI; ZEFERINO, 2009). 1.1 PROBLEMATIZAÇÃO Formulação do Problema Em sistemas que utilizam Redes-em-Chip, o consumo de energia devido aos mecanismos necessários a sua implementação e ao fluxo de informações entre os núcleos pode não ser trivial, sendo importante a utilização de técnicas que permitam maior eficiência energética. A rede SoCIN, referência deste trabalho, não foi projetada considerando soluções que abordam a minimização do consumo de energia. Devido a isso, buscou-se reduzir esse consumo a partir da exploração de módulos passíveis de aplicação de técnicas de baixa potência. Neste 2

13 trabalho, se propôs implementar três técnicas para redução do consumo de energia, conforme discutido na Subseção 1.1.2, a seguir Solução Proposta Para reduzir o consumo de energia causado pela dissipação de potência dinâmica na rede SoCIN, foram implementadas as seguintes técnicas: Clock gating: aplicada nos buffers de armazenamento para tentar reduzir a potência dissipada associada à árvore do relógio (clock); Codificação de dados: aplicada nos dados transmitidos através dos canais da rede para tentar reduzir a atividade de chaveamento nos buffers e nos canais por onde esses dados trafegam; e Exploração arquitetural: avaliação de alternativas de implementação do circuito de arbitragem dos canais de saída (os árbitros). 1.2 OBJETIVOS Objetivo Geral Aplicar técnicas e soluções arquiteturais para redução do consumo de energia em função da dissipação de potência dinâmica na rede SoCIN Objetivos Específicos Os objetivos específicos deste trabalho são os seguintes: 1. Avaliar a variação do consumo de energia na rede SoCIN com o uso de técnicas e soluções arquiteturais consolidadas na literatura; e 2. Avaliar o impacto das técnicas implementadas no custo e no desempenho da rede. 1.3 METODOLOGIA No desenvolvimento deste trabalho, foi empregada uma metodologia dividida em cinco etapas: (i) Estudo e Análise; (ii) Especificação e Projeto; (iii) Implementação; (iv) Avaliação; e (v) Documentação. 3

14 Na etapa Estudo e Análise, foram realizadas pesquisas sobre os circuitos CMOS, tais como: características de fabricação, operação e dissipação de potência. Foram identificadas técnicas de redução do consumo de energia nesse tipo de circuito e realizou-se também uma análise de conceitos relacionados à Redes-em-Chip e detalhes da rede de referência foram descritos. Ainda nessa etapa, foram analisadas publicações que tratam do consumo de energia aplicado em Redesem-Chip. As pesquisas foram baseadas em artigos científicos, teses de doutorado, dissertações de mestrado, livros e documentos disponíveis na internet. Na etapa Especificação e Projeto, foram definidas as técnicas de redução do consumo de energia a serem implantadas na rede SoCIN. Realizou-se o projeto dessas técnicas e dos mecanismos necessários a avaliação da eficiência das mesmas. Nas etapas Implementação e Avaliação, as técnicas previamente selecionadas foram implantadas e avaliadas quanto a sua efetividade na redução da dissipação de potência. Na etapa Documentação, foi redigida uma descrição dos trabalhos realizados nas etapas descritas anteriormente. 1.4 ESTRUTURA DO TRABALHO Este trabalho está estruturado em seis capítulos. O Capítulo 1 apresenta a introdução e a motivação para o desenvolvimento das pesquisas. No Capítulo 2, encontra-se uma revisão bibliográfica de alguns tópicos relacionados ao consumo e redução do consumo de energia em circuitos CMOS, fundamentos sobre redes-em-chip e uma breve descrição de alguns trabalhos que abordam a redução do consumo de energia. O Capítulo 3, apresenta os detalhes da implementação e avaliação técnica de clock gating na rede SoCIN, enquanto que o Capítulo 4 aborda os procedimentos realizados na aplicação e avaliação da técnica Bus-Invert. O Capítulo 5 descreve os resultados das avaliações realizada em duas técnicas de arbitragem e, por fim, o Capítulo 6 apresenta as conclusões. 4

15 2 FUNDAMENTAÇÃO TEÓRICA 2.1 CONCEITOS BÁSICOS SOBRE ENERGIA ELÉTRICA Esta seção apresenta a definição básica de dois conceitos físicos amplamente empregados no decorrer deste trabalho. As definições apresentadas visam fornecer uma base teórica para entendimento das próximas seções Capacitância O potencial elétrico V de um condutor isolado, devido à sua carga elétrica Q é proporcional a Q e depende do tamanho e da forma do condutor. Tipicamente, quanto maior é a área da superfície de um condutor, mais carga ele pode armazenar para um dado potencial. A razão da carga Q pela diferença de potencial V entre dois condutores é denominada capacitância. A capacitância é a medida da capacidade de armazenar carga elétrica para uma dada diferença de potencial, e pode ser definida pela Equação 1 (TIPLER; MOSCA, 2009, p.109). Q C V Equação Potência dissipada Quando há um campo elétrico em um condutor, os elétrons livres ganham energia cinética devido ao trabalho realizado sobre eles pelo campo. Esse deslocamento é equivalente a uma quantidade de carga sendo movida de uma extremidade a outra do elemento condutor, representando uma perda líquida em energia potencial. A taxa de perda de energia potencial é a potência P entregue ao segmento condutor e é igual à taxa de dissipação de energia potencial elétrica no segmento. Na fórmula da potência dissipada 2, representada pela Equação 2, a potência perdida (dissipada) é dada pelo produto de V por I, no qual V é a diminuição na energia potencial por unidade de carga e I é a taxa na qual a carga flui através da seção transversal do segmento (ou 2 A equação apresentada é válida supondo que o circuito em questão é resistivo, ou seja, utiliza a resistência para controlar o comportamento da corrente eltétrica.

16 seja, a corrente elétrica). Se V está em Volts e I está em Ampères, a potência dissipada é expressa em Watts (TIPLER; MOSCA, 2009, p.155). P V I Equação CIRCUITOS CMOS A presente seção aborda a tecnologia CMOS, os próximos parágrafos apresentam a definição e as características de comportamento e as subseções seguintes descrevem como ocorre o consumo de energia nessa tecnologia. A tecnologia CMOS (Complementary Metal Oxide Semiconductor) é a mais utilizada na indústria de fabricação de semicondutores (COLINGE; COLINGE, 2006, p. 165). CMOS foi derivada da tecnologia MOS que, de acordo com Rabaey (1995, p. 90), desempenha muito bem o papel de chave de comutação e introduz pouco efeito parasita 3 no circuito. Outras importantes vantagens são apontadas pelo autor: a densidade de integração e o processo de fabricação relativamente simples, que torna possível construir circuitos complexos de forma econômica. Na tecnologia MOS, existem dois tipos distintos de transistores: o transistor de canal n, em que o fluxo de corrente é devido ao transporte de elétrons, e o transistor de canal p, em que as lacunas são as responsáveis pela circulação de corrente elétrica. Estes transistores são denominados NMOS e PMOS respectivamente. Na tecnologia CMOS, entretanto, os transistores são formados com ambos os canais n e p lado a lado em um mesmo chip (COLINGE; COLINGE, 2006, p. 166). O transistor MOS, ilustrado na Figura 1, é composto por quatro terminais: porta (do inglês gate), fonte (do inglês source), dreno (do inglês drain) e corpo (do inglês body) 4. O funcionamento desse tipo de transistor pode ser generalizado da seguinte forma: a tensão aplicada ao gate determina se e quanto de corrente fluirá entre os terminais source e drain. O quarto terminal (body) tem função secundária, serve para modular as características e parâmetros do dispositivo. Quando uma determinada tensão aplicada ao gate é maior que um dado valor chamado tensão de limiar (do 3 Efeitos parasitas são elementos elétricos, tipicamente resistências e capacitâncias que representam características indesejáveis, podendo fazer o circuito se comportar de maneira diferente do esperado. 4 Neste texto, são usados tanto os nomes originais em inglês dos terminais do transistor, como suas traduções para a lingua portuguesa. 6

17 inglês threshold voltage), um canal condutor é formado entre os terminais source e drain, permitindo o fluxo de corrente entre eles. A condutividade do canal é modulada pela tensão no gate: quanto maior a diferença de tensão entre gate e source, menor é a resistência do canal condutor e maior o fluxo de corrente. Quando a tensão no gate é menor que a tensão de limiar, não existe canal condutor e, dessa forma, a chave é considerada aberta (transistor desligado) (RABAEY, 1995, p.90). Figura 1. Transistor NMOS Consumo de energia em circuitos CMOS O consumo de energia determina quanto de calor o circuito dissipa e quanto de energia é consumida nas operações. Este fator influencia em um grande número de decisões críticas de projeto, tais como: requisitos de refrigeração, dimensão das linhas de alimentação, capacidade da fonte e o número de circuitos que podem ser integrados em um único chip (RABAEY, 1995, p.119). De acordo com Chandrakasan e Brodersen (1995), são três as principais fontes de dissipação de potência em circuitos CMOS: (i) potência dinâmica; (ii) potência estática; e (iii) corrente de curto-circuito, as quais são descritas nas subseções a seguir Potência dinâmica A potência dinâmica é aquela dissipada quando o dispositivo está ativo, isto é, quando os sinais estão mudando de valor (ou chaveando). A fonte principal de dissipação de potência dinâmica é a atividade de chaveamento dos transistores devido à carga e a descarga de capacitâncias (KEATING et al., 2007, p. 4). Por esta razão, conforme Burd (1994), a maioria das metodologias de desenvolvimento para baixo consumo busca a redução desse fator. A Figura 2 ilustra o circuito CMOS de uma porta inversora. Esta imagem será utilizada para descrever como ocorre a dissipação de potência dinâmica em circuitos CMOS. Cada vez que o capacitor C recebe uma carga a partir do transistor PMOS, sua tensão sobe de 0 V (0 lógico) para 7

18 VDD (1 lógico) e certa quantidade de energia é drenada da fonte de alimentação. Parte dessa energia é consumida no dispositivo PMOS, enquanto que o restante é armazenado na carga do capacitor C. Durante a transição de alto para baixo (1 para 0), o capacitor é descarregado e a energia armazenada é dissipada no transistor NMOS. Esse processo de carga suga uma quantidade de energia igual a C.VDD² da fonte de alimentação (RABAEY, 1995, p.143). Se as transições descritas anteriormente ocorrem na mesma frequência do relógio, f, a potência dissipada da fonte é 2 C V DD f. Entretanto, em geral, o chaveamento não ocorre na mesma frequência do relógio, mas sim em uma taxa um pouco menor. Essa taxa,, é definida como a quantidade média de vezes em cada ciclo de relógio que um nodo fará uma transição de consumo de energia (transição de 0 para 1) (CHANDRAKASAN; BRODERSEN, 1995). Nesse contexto, pode-se definir a atividade de chaveamento, como o número de 0s e 1s transmitidos em cada ciclo. Se isso for adicionado à taxa média de chaveamento nos dados, f, que pode ser a frequência do relógio em um sistema síncrono, então a frequência efetiva da carga de um nodo é o produto da atividade de chaveamento com a taxa de chaveamento nos dados:.f. Isso leva à fórmula da dissipação de potência dinâmica em circuitos CMOS dada pela Equação 3 (RABAEY; PEDRAM; LANDMAN, 1996, p. 9). Figura 2. Inversor CMOS. Fonte: adaptado de Rabaey, Pedram e Landman (1996). 8

19 A Equação 3 modela a potência dinâmica, sendo que C representa a carga de capacitâncias, VDD é a tensão de alimentação, é o fator de atividade de chaveamento e f é a frequência de operação (RABAEY; PEDRAM; LANDMAN, 1996, KAXIRAS; MARTONOSI, 2008). P dinâmica 2 C V f Equação 3 DD Potência Estática A potência estática é aquela dissipada mesmo quando o dispositivo não está apresentando atividade de chaveamento. Ocorre em circuitos CMOS devido às correntes de fuga (KAXIRAS; MARTONOSI, 2008, p. 131). Conforme descrito na Seção 2.2, para que ocorra fluxo de corrente no transistor MOS a tensão aplicada no terminal gate deve ser superior à tensão de limiar (threshold voltage), pois, do contrário, o transistor estaria desligado e não fluiria corrente entre os canais source e drain. Porém o transistor MOS não é uma chave digital perfeita e permite fluxo de corrente elétrica mesmo com valores de tensão abaixo da tensão de limiar. Essas correntes são denominadas correntes de fuga (KAXIRAS; MARTONOSI, 2008, p. 133), sendo que a corrente que flui do canal drain para o canal source quando o transistor está desligado é chamada corrente sublimiar (do inglês subthreshold). Outro tipo de corrente de fuga é citada pelos autores, a corrente de porta (do inglês gateoxide), essa corrente ocorre devido a diminuição do tamanho da camada de isolamento do terminal gate que permite o fluxo de elétrons. Para remediar esse problema, diferentes alternativas de materiais isolantes estão sendo utilizados, como por exemplo, o elemento dielétrico high-k 5. A corrente de sublimiar e a corrente de porta compreendem as principais correntes de fuga nos dispositivos atuais (Ibidem, p. 137) Corrente de Curto-Circuito Durante a atividade de chaveamento dos transistores CMOS, ambos os canais n e p permanecem conduzindo eletricidade por um curto período de tempo. Isso resulta em um pulso de 5 High-k é um material baseado no elemento Hàfnio que possui uma constante dielétrica superior ao dióxido de silício, caracterizando-se como um isolante muito eficiente. 9

20 corrente da fonte VDD para o terra, o que caracteriza uma corrente de curto-circuito (COLINGE; COLINGE, 2006, p. 143). Segundo Chandrakasan e Brodersen (1995), as correntes de curto-circuito ocorrem quando a tensão na entrada (Vin) é menor que a tensão da fonte (VDD) menos o módulo da tensão de limiar do transistor p (Vtp) e maior que a tensão de limiar no transistor n (Vtn), conforme a Equação 4. V tn V V V Equação 4 in DD tp 2.3 REDUÇÃO DO CONSUMO DE ENERGIA EM CIRCUITOS CMOS Nesta seção, algumas técnicas tradicionais para redução de consumo de energia são descritas com o objetivo de dar suporte a implementação de técnicas de baixa potência na rede SoCIN. As definições apresentadas são básicas, um maior aprofundamento dessas está além do escopo deste trabalho Clock Gating A forma mais comum de redução da dissipação de potência dinâmica em circuitos integrados atua diretamente na rede de distribuição do relógio, também conhecida por árvore do relógio (clock 6 ) ou clock tree. Esta técnica é conhecida como clock gating e consiste em desabilitar o sinal do relógio de circuitos quando ele não é necessário (KEATING et al., 2007, p. 13). Esse desligamento causa redução no consumo de energia pela diminuição da atividade de chaveamento, representado pelo símbolo (alfa) na equação da potência dinâmica. Isso é possível pelo fato de a cada transição no sinal de sincronismo (clock), os circuitos conectados a ele realizam suas operações e, se o resultado gerado por esse circuito for irrelevante para o estado atual sistema, então, o circuito pode ser desconectado da árvore do clock sem causar efeitos indesejáveis. O eficiente uso do clock gating, entretanto, requer uma metodologia que determine quais circuitos serão bloqueados, quando e por quanto tempo. Esquemas de clock gating que resultam em constante alternância do circuito entre estados habilitado e desabilitado ou na aplicação do clock gating em blocos pequenos, em que o controle necessário é quase maior que o próprio circuito, 6 Neste texto, são usados tanto os termos relógio e clock para fazer referência a esse sinal de sincronismo. 10

21 incorre em grande sobrecusto (overhead) de silício. Esse sobrecusto pode, ainda, resultar em consumo de energia maior que do circuito original sem clock gating (LI et al., 2003). A seguir é reproduzido um exemplo de uso do clock gating (KAXIRAS; MARTONOSI, 2008, p. 51). No circuito ilustrado na Figura 3(a), ocorre descarga da capacitância Cg a cada ciclo de clock. Utilizando uma porta lógica AND para bloquear o sinal de clock (clk) juntamente com um sinal de controle (ctrl), a capacitância do flip-flop é substituída pela capacitância da porta AND, que é menor que a capacitância do flip-flop. Na Figura 3(b), quando o sinal de controle é 0, a capacitância da porta AND (não ilustrada na figura) chaveia com o sinal de clock, mas o flip-flop permanece no mesmo estado, pois seu sinal clock gerado pela porta AND é igual a 0. A economia de energia ocorre em função da redução da capacitância de carga do circuito quando o sinal de clock é bloqueado. Figura 3. Circuito (a) sem utilização de clock gating e (b) com clock gating. Fonte: adaptado de Kaxiras e Martonosi (2008, p. 51). Duas técnicas comumente utilizadas para implementação de clock gating são mostradas na Figura 4. Na tecnologia ASIC (parte superior da imagem), o flip-flop é estimulado pelo clock somente quando o sinal de habilitação está ativo (Ena = 1), capacitando a memorização de um novo dado. Em FPGA, o clock gating é implementado de maneira diferente, o circuito utiliza um multiplexador de realimentação conectado à entrada de dados do flip-flop. O sinal de habilitação determina se o multiplexador atribui ao flip-flop um novo valor de dados ou o próprio valor presente na saída do flip-flop (ZHANG; ROIVAINEN; MÄMMELÄ, 2006). 11

22 Figura 4. Circuitos de clock gating tradicionalmente aplicados nas tecnologias ASIC e FPGA Codificação de dados As linhas de transferências de dados em um chip, denominadas barramentos, respondem por uma quantidade significativa da energia total consumida. Existem dois fatores que causam esse consumo: a transição dos sinais nos fios do barramento e a capacitância desses fios. Essa última é uma questão tratada em nível de circuito e não depende dos dados transportados pelo barramento. Entretanto, o número de transições de sinais no barramento é influenciado pela característica dos dados sendo transportados, e isso pode ser eficientemente tratado pela codificação de dados (KAXIRAS; MARTONOSI, 2008, p. 120). Nesta subseção, quatro técnicas de codificação de dados são apresentadas. Dentre essas, a técnica Bus-Invert foi aplicada e avaliada na rede SoCIN, os detalhes da implementação estão descritos no Capítulo 4 deste trabalho Codificação Bus-Invert Conforme Stan e Burleson (1995), o método de codificação Bus-Invert propõe o uso de um bit extra de controle no barramento, o qual é denominado invert. Quando invert = 0, o valor do barramento será igual ao valor do dado, quando invert = 1, o valor do barramento será o valor do dado com os bits invertidos. O algoritmo percorre os seguintes passos: (i) calcula-se a distância de Hamming (quantidade de bits diferentes) entre o dado presente no barramento e o próximo dado; (ii) se a distância de Hamming for maior que n/2, onde n é o tamanho do barramento, então o 12

23 próximo dado deve ser invertido, fazendo-se invert = 1; (iii) do contrário, faz-se invert = 0 e o próximo dado não é complementado. No lado do receptor, o conteúdo do barramento precisa ser invertido de acordo com o estado da linha invert (se igual a 1, o dado recebido deve ser complementado). Figura 5. Exemplo da codificação Bus-Invert. Fonte: adaptado de Costa (2002, p. 58). A Figura 5 demonstra um exemplo da codificação Bus-Invert. O mesmo conjunto de dados é codificado em binário, apresentando 31 transições de bits e, utilizando a técnica Bus-Invert que resulta em uma redução para 19 transições de bits. Nas primeiras duas palavras de dados codificadas e , a distância de Hamming é menor que n/2, portanto o dado é transmitido sem alteração. Na sequencia, o último dado transmitido ( ) é comparado com o próximo dado ( ), neste caso a distância de Hamming é igual a 7, dessa forma os bits a serem transmitidos são invertidos, o bit de invert recebe o valor 1 e o processo continua enquanto houver dados para transmissão. Costa (2002) afirma que apesar dessa técnica ser de aplicação simples e com consideráveis valores de redução da atividade de transição, o processamento da distância de Hamming entre os dados e o barramento necessita de uma considerável quantidade de hardware. Portanto, essa é uma técnica de difícil aplicação em grandes barramentos Codificação T-Bus-Invert A técnica de codificação T-Bus-Invert utiliza o princípio básico do esquema de codificação Bus-Invert, invertendo o dado a ser transmitido quando a distância de Hamming entre palavras de 13

24 dados consecutivas é maior do que n/2 (onde n é a quantidade de bits da palavra de dados). Entretanto, ela não requer a inserção de linhas extras na estrutura de comunicação, como acontece na técnica Bus-Invert. O esquema T-Bus-Invert utiliza o bit mais significativo do canal de dados como o bit de controle (invert). Por isso, o esquema de codificação e transmissão adotado quebra a transferência de cada dado em duas etapas. Na primeira, são transferidos alguns bits do dado e os demais são mantidos em um buffer para envio na transferência seguinte. Por exemplo, num canal de 8 fios, apenas 7 fios podem ser utilizados para transferência dos bits dos dados. Quando o primeiro dado é enviado, apenas os 7 bits menos significativos são codificados e transferidos. O bit mais significativo é retido em um buffer e enviado posteriormente com os 6 bits menos significativos do dado seguinte, que tem seus 2 bits mais significativos retidos no buffer. Estes, por sua vez, são enviados com os 5 bits menos significativos do terceiro dado e assim sucessivamente (PALMA, 2007a, p. 64). A decodificação adota um processo reverso em que o bit de sinalização é utilizado para determinar se os bits de dados foram invertidos na codificação e cada dado é reconstruído com base em bits recebidos de duas transferências sucessivas Codificação SILENT A técnica de codificação SILENT (Serialized Low Energy Transmission Coding for On- Chip Interconection Networks) visa reduzir o número de transições em uma linha de dados serial e, dessa forma, diminuir o consumo de energia nas transmissões e nos fios. A codificação SILENT é dada pela Equação 5 e a decodificação pela Equação 6, onde B corresponde aos n-bits da palavra de dados codificada e b aos n-bits de um emissor no tempo t (LEE; LEE; YOO, 2004). B t t t 1 i b i b i para i = 0 ~ n - 1 Equação 5 b t t t 1 i B i b i para i = 0 ~ n - 1 Equação 6 Os autores afirmam que essa técnica reduz o número de transições em fio serial usando a correlação de dados entre palavras sucessivas. Na Figura 6, é demonstrado um exemplo da codificação SILENT. No processo de codificação, o primeiro conjunto de bits não é alterado, permanecendo o mesmo valor no código binário e SILENT, conforme representado na imagem. O segundo conjunto de bits codificado é resultado da operação lógica XOR entre o primeiro e o 14

25 1 0 segundo conjunto de bits a codificar ( b b ), o terceiro conjunto de bits codificado é o resultado da operação XOR entre o segundo e o terceiro conjunto de bits a codificar, e assim sucessivamente enquanto houver dados para codificação. O processo de decodificação ocorre de forma análoga, os dados codificados são submetidos à operação XOR para recuperação dos valores originais. Na transmissão serial, os bits são enviados de acordo com o que indica a seta de encadeamento ilustrada na imagem. A quantidade de transições é contabilizada pela soma do número de vezes que houve mudança de bits (0 para 1 ou 1 para 0) nos dados. Para os dados apresentados na imagem foram registradas 31 transições de bits na codificação binária e 13 transições com a utilização da codificação SILENT. Figura 6. Exemplo da codificação SILENT Codificação Gray Na técnica de codificação Gray, as sequências de palavras de dados consecutivas codificadas diferem entre si em apenas um bit. A Equação 7 demonstra a conversão binário/gray, enquanto que a transformação Gray/binário ocorre de acordo com a Equação 8, onde: g corresponde ao dado em código Gray, b o dado em código binário e n representa a quantidade de bits que compõe o dado. A codificação binário/gray ocorre através da aplicação de operações XOR entre os bits consecutivos da palavra em binário, mantendo o mesmo bit mais significativo (g n-1 = b n-1 ) em ambas as representações. A codificação Gray/binário é feita através dessa mesma operação, entretanto de forma mais complexa, pois utiliza o último bit codificado como operando para obtenção do próximo bit. Na conversão Gray/binário o bit mais significativo também é mantido o mesmo (b n-1 = g n-1 ) (SU; TSUI; DESPAIN, 1994). 15

26 g i b 1 b para i = n 2, 0 (g n-1 = b n-1 ) Equação 7 i i b i b 1 g para i = n 2, 0 (b n-1 = g n-1 ) Equação 8 i i Figura 7. Exemplo da Codificação Gray. Nota-se que a codificação Gray reduz a atividade de chaveamento entre dois dados sucessivos, porém, ela é feita analisando os bits de um dado e não de dois dados adjacentes, como na técnica Bus-Invert, por exemplo. Segundo Palma et al., (2007b), a codificação Gray é muito eficiente quando aplicada a barramentos de endereços, pois, em uma sequência de números consecutivos (ex. varredura de uma faixa de endereços para leitura de um vetor), cada endereço difere do endereço anterior em um único bit após a conversão para o código Gray. Já em um barramento de dados, a codificação Gray pode não ser tão eficiente, pois a correlação entre palavras de dados consecutivos é menor que num barramento de endereços. A Figura 7 exemplifica a aplicação do código Gray em dois conjuntos de dados, em (a) uma contagem crescente de 0 a 16 é codificada, apresentando 16 transições de bits com o uso do código Gray e 31 transições utilizando o código binário. Na Figura 7 (b), o mesmo conjunto de dados é codificado, porém, os números estão em ordem aleatória. Percebe-se neste exemplo que o código Gray gera um número maior de transições de bits que o código binário. 16

27 2.3.3 Ajustes de tensão e frequência Entre as técnicas de redução da dissipação de potência dinâmica, as principais são aquelas que abordam a tensão e a frequência, sendo que a maior parte dessas técnicas foca no ajuste dinâmico da tensão, da frequência do clock ou de ambos. Entretanto, reduzir a fonte de tensão pode acarretar na degradação no desempenho do sistema. Isso ocorre porque a diminuição da tensão torna o transistor mais lento, sendo necessário reduzir também a frequência do clock. O benefício disso é que, para um dado sistema, reduzir a fonte de tensão oferece um potencial cúbico na redução do consumo de energia. Isso ocorre devido à influência quadrática da tensão e linear da frequência dinâmica 2 DD ( P C V f ) no cálculo da dissipação de potência dinâmica em circuitos CMOS (KAXIRAS; MARTONOSI, 2008, p. 23). De acordo com Keating et al., (2007, p. 21), diferentes blocos de um SoC (do inglês Systemon-Chip) podem apresentar variados requisitos de desempenho. Dessa forma, a lógica interna de um chip pode ser dividida em regiões com diferentes fontes de tensão. Por exemplo: um processador pode precisar do desempenho máximo permitido pela tecnologia de fabricação e, neste caso, uma fonte de tensão relativamente alta é necessária. Um bloco USB, entretanto, pode rodar a uma frequência reduzida (ditada pelo protocolo de comunicação), necessitando de uma fonte de tensão menor. Os mesmos autores categorizam as estratégias de múltiplas fontes de tensão da seguinte maneira: Ajuste estático de tensão: cada bloco ou subsistema possui valores de tensão fixos e diferentes; Ajuste de tensão em múltiplos níveis: os blocos ou subsistemas chaveiam entre dois ou mais níveis de tensão; Ajuste dinâmico de tensão e frequência: estão presentes vários níveis de tensão que são selecionados de acordo com a carga de trabalho do sistema; e Ajuste de tensão adaptativo: um sistema monitor de desempenho interpreta as características de funcionamento do chip e configura dinamicamente a fonte de tensão Power Gating O consumo de energia devido às correntes de fuga tem aumentado a cada nova geração da tecnologia de fabricação CMOS (KEATING et al., 2007, p. 33). Para reduzir esse consumo, é 17

28 altamente desejável adicionar ao circuito integrado mecanismos que permitam desligar o fornecimento de energia aos blocos que não estão sendo utilizados. Essa técnica é conhecida como power gating. A estratégia mais básica de power gating consiste em fornecer dois modos de energia: o modo ativo (consumo normal de energia) e o modo de baixo consumo, alternando entre eles, apropriadamente, de forma a maximizar a economia de energia com um mínimo de impacto no desempenho do sistema (KEATING et al., 2007, p ). O desligamento do fornecimento de energia ao bloco ocioso pode ser feito pelo software do driver do dispositivo ou pelo sistema operacional, alternativamente, e pode ser realizado em hardware por meio de temporizadores ou gerenciadores de energia. De qualquer modo, as seguintes questões precisam ser consideradas: (i) quantidade de energia que poderá ser economizada; (ii) penalidade de tempo e consumo de energia impostos pela alternância entre os modos de energia; e (iii) relação custo benefício, ou seja, quanto de energia será economizada versus a energia gasta para restaurar o estado do sistema Exploração arquitetural No contexto deste trabalho, considera-se exploração arquitetural como a investigação de diferentes alternativas de implementação de um sistema, objetivando identificar as variações em desempenho e consumo de energia para cada configuração. Em uma rede-em-chip, por exemplo, diferentes técnicas de arbitragem podem apresentar variadas métricas de desempenho e consumo de energia, que por sua vez podem ser proibitivas para determinadas aplicações e adequadas para outras. 2.4 REDES-EM-CHIP Nesta seção, os seguintes assuntos serão abordados: uma breve definição de Redes-em-Chip, na sequência é apresentada uma descrição detalhada da rede SoCIN e finalizando com a apresentação do simulador BrownPepper (uma ferramenta de apoio na exploração do espaço de projeto da rede SoCIN). De acordo com Benini e Micheli (2006), no começo desta década, a maioria dos SoCs utilizavam uma arquitetura de comunicação em que todos os dispositivos compartilham o mesmo canal de transmissão, sendo que esse canal só pode ser utilizado por um dispositivo de cada vez. O exemplo mais comum desse tipo de estrutura é o barramento, o qual possui restrições como: 18

29 escalabilidade seriamente limitada e um alto consumo de energia devido ao envio de dados em broadcast (ou seja, os dados sempre são enviados a todos os dispositivos conectados na estrutura). Os mesmos autores afirmam que os futuros SoCs, serão compostos por dezenas a centenas de núcleos, gerando informações que precisam ser transferidas pelo canal de comunicação. Para tais sistemas, o emprego de uma arquitetura de comunicação baseada em barramento pode se tornar um fator limitador, no que diz respeito a questões de desempenho e consumo de energia. Devido a essas e outras limitações, surgiram como alternativa as arquiteturas de comunicação chaveadas conhecidas como Redes-em-Chip ou NoCs (Networks-on-Chip). Uma Rede-em-Chip é uma arquitetura de comunicação semelhante àquela usada em computadores paralelos. Ela se baseia em ligações ponto-a-ponto e apresenta boas características quanto ao paralelismo, consumo de energia, frequência de operação, escalabilidade e reusabilidade (ZEFERINO, 2003, p. 67). Zeferino e Susin (2003) afirmam que uma Rede-em-Chip pode ser definida como um conjunto de roteadores e canais ponto-a-ponto que interconectam os núcleos de um sistema integrado de forma a permitir a comunicação entre eles. As Redes-em-Chip podem ser caracterizadas por sua topologia e pelos mecanismos de comunicação utilizados. A topologia se refere à organização da rede sob a forma de um grafo onde os roteadores são os vértices e os canais são as arestas. Já os mecanismos de comunicação definem como as mensagens são transferidas pela rede, os principais mecanismos são: roteamento, controle de fluxo, chaveamento, arbitragem e memorização. O roteamento determina o caminho utilizado por uma mensagem para atingir seu destino, enquanto que o controle de fluxo trata da alocação de canais e buffers para permitir que a mensagem avance pela rede. O chaveamento é o mecanismo que define como uma mensagem é transferida entre o canal de entrada do roteador e um de seus canais de saída. A arbitragem é responsável por solucionar conflitos na rede, quando duas ou mais mensagens competem pelo mesmo canal ou buffer de saída. Por fim, a memorização define a abordagem utilizada para armazenar mensagens bloqueadas na rede, quando um canal de saída por ela requisitado já está alocado para outra mensagem (ZEFERINO; SUSIN, 2003, p. 170). Como exemplos de Redes-em-Chip pode-se citar a rede SPIN da Universidade de Paris VI, uma das primeiras NoCs apresentadas na literatura (GUERRIER; GREINER, 2000; 19

30 ADRIAHANTENAINA et al., 2003), a rede HERMES da Pontifícia Universidade Católica do Rio Grande do Sul (PUCRS) (MORAES et al., 2004) e a rede SoCIN desenvolvida por Zeferino (2003) em sua tese de doutorado na Universidade Federal do Rio Grande do Sul (UFRGS). A rede empregada na implementação deste trabalho será a rede SoCIN, pois esta é a NoC de referência das pesquisas realizadas pelo grupo no qual este trabalho está inserido, grupo este liderado pelo Prof. Cesar Zeferino, proponente da rede SoCIN. Além disso, o grupo dispõem de uma infra-estrutura de simulação da rede SoCIN já consolidada baseada na linguagem de descrição de hardware SystemC, bem como de modelos sintetizáveis descritos em VHDL. Um estudo detalhado desta rede é apresentado na Subseção A rede SoCINfp A rede SoCIN (ZEFERINO; SUSIN, 2003) foi originalmente baseada no roteador RASoC (Router Architecture for SoC) (ZEFERINO; KREUTZ; SUSIN, 2004). Este roteador é um soft-core VHDL que pode ser customizado em relação às suas dimensões físicas, como o tamanho dos canais e a profundidade dos buffers, o que permite adequar o seu custo e o seu desempenho às necessidades da aplicação alvo. Entretanto, este nível de parametrização é muito limitado, por isso, foi especificada uma segunda versão da rede SoCIN. Essa nova versão amplia as alternativas de parametrização, permitindo a escolha das técnicas utilizadas na entrega de pacotes como: roteamento, arbitragem e controle de fluxo. Para dar suporte a essas novas características, foi desenvolvido outro roteador chamado ParIS (Parameterizable Interconnection Switch) que assim como o roteador RASoC, também é um soft-core VHDL. A rede passou então a ser denominada SoCINfp (fully parameterizable) (ZEFERINO; SANTO; SUSIN, 2004). O modelo VHDL da rede SoCIN permite tanto a síntese em hardware, como a simulação da rede para avaliação do seu desempenho. No entanto, conforme Zeferino et al., (2007), a simulação de redes descritas em VHDL pode apresentar elevado custo computacional, tornando-se inviável para redes de grande dimensões. Além disso, a simulação baseada unicamente em modelos VHDL é limitada ao subconjunto do VHDL suportado pela ferramenta de desenvolvimento utilizada. 20