Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologias da Informação Engenharia Eletrônica ELT039 Conversores de Dados (Amostragem de Sinais e Conversores A/D) Prof. Paulo C. Crepaldi
Considerações Gerais Os conversores Analógico-Digital normalmente especificam uma faixa de tensão de entrada para a qual será efetuada a transformação em uma grandeza do tipo digital. Além disto, é muito importante que, durante o processo de conversão, a tensão de entrada específica a ser convertida seja mantida constante. Isto requer um processamento adicional do sinal analógico que é conhecido como amostragem. Ao se realizar a amostragem, veremos que existe, também, a necessidade de se filtrar o sinal analógico para se evitar um fenômeno denominado de Alias. A conversão A/D pode ser resumida, então, no diagrama de blocos a seguir: Sinal Analógico Filtro Anti-Aliasing Sample And Hold Quantizador Codificador Digital Sinal Digital Conversor A/D (ADC) f a O quantizador transforma um sinal analógico contínuo em um conjunto de estados discretos. O codificador digital associa um código digital a cada um destes estados. 2
Amostragem de Sinais: Domínio do Tempo A amostragem de um sinal analógico é uma idéia bastante simples. Consiste em se avaliar a amplitude deste sinal com uma certa periodicidade, em um instante de tempo determinado como ilustrado na figura abaixo: f * (t) 0 T 2T 3T 4T 5T... t f * ( t) n 0 f ( t) ( t nt) Observe que o sinal analógico f(t) (linha tracejada) foi multiplicado por uma função do tipo impulso ( (t-nt)), com período T, produzindo uma seqüência de amostras. A freqüência associada ao período T é chamada de freqüência de amostragem (f a ). Entretanto, na prática, o que se deseja é a possibilidade de poder recuperar o sinal analógico original a partir de suas amostras, ou seja, a partir do sinal f * (t) (sinal amostrado). 3
Amostragem de Sinais: Freqüência de Nyquist O teorema da amostragem de Shannon estabelece que se um sinal não contém componentes (raias de espectro) acima de uma dada freqüência conhecida (f O ), então o sinal pode ser determinado (recuperado) unicamente pela freqüência de amostragem (f a ) de 2f O ou maior. O limite inferior de 2f O é chamado de freqüência de Nyquist. Um dado importante deste teorema indica a necessidade de se limitar a banda de freqüências do sinal de entrada. Na prática, isto é realizado através de um filtro do tipo passa-baixa colocado antes dos circuitos de amostragem. Este filtro é conhecido como Anti-aliasing. 4
Amostragem de Sinais: Domínio da Freqüência f * ( t) n 0 f ( t) ( t F(j ) nt) Transformada de Fourier 1 2 * ( j ) F( j jn T n T F ) F*(j ) Os sinais se somam... s a a < 2 s 2 a Observar que se o sinal original (no caso, limitado em banda S ) for amostrado com uma freqüência inferior à freqüência de Nyquist existe o problema do aliasing. Ao modificar o espectro do sinal original erros estarão presentes na sua recuperação. 5
Amostragem de Sinais: Filtro Anti-Aliasing Na prática, é introduzido um filtro passa-baixa para se forçar uma limitação em banda do sinal original. Este filtro pode ser implementado com qualquer uma das topologias clássicas como Chebyshev, Butterworth, Cauer, etc. F(j ) Ideal C = S Real Pode-se usar uma configuração de filtro mais simples (menor ordem ou até um simples circuito RC) mas, neste caso, é aconselhável subir a taxa de amostragem para 5x ou 10x o limite da banda (f a = 10f c ). Também é comum usar uma taxa de amostragem em potência de 2. Isto facilita a posterior análise dos dados uma vez que algoritmos que usam a Transformada Rápida de Fourier ficariam mais simples de ser implementados. 6
Amostragem de Sinais: Sample and Hold (S/H) O ADC requer que o sinal analógico de entrada seja mantido constante por um intervalo de tempo que corresponde à conversão dos dados. Como mostrado anteriormente, somente a amostragem do sinal não realiza esta função. É necessário um circuito do tipo Sample and Hold (Amostra e Retém). A configuração básica deste circuito é ilustrada abaixo: Na fase de retenção, tanto a chave quanto o amplificador de saída deverão apresentar uma alta impedância para garantir que a descarga de C H seja a menor possível. Durante a fase de amostragem, a chave está fechada e o capacitor está sendo continuamente carregado com a tensão de entrada. Na fase de retenção, a chave é aberta e o valor de tensão fica, idealmente, constante uma vez que está armazenado em C H. 7
Amostragem de Sinais: Sample and Hold Durante o tempo t S, o sinal de comando fecha a chave permitindo que o capacitor se carregue com o valor de tensão do sinal de entrada do S/H. Durante t H a chave permanece aberta e o valor de tensão fica constante para ser processado pelo ADC. Algumas literaturas referem-se a fase de amostragem com sendo tracking e, desta forma, o circuito é dito ser um Track and Hold (T/H). Entrada do S/H Saída do S/H t S t H Sinal de comando Exemplo de S/H em CI (LF198). 8
Amostragem de Sinais: Sample and Hold Exemplo de um sinal de 1MH z amostrado com um intervalo de tempo de 90nS (freqüência de amostragem aproximadamente 10 vezes maior). 9
Conversor Analógico - Digital (A/D ou ADC) Um ADC converte um sinal analógico, geralmente expresso por uma tensão, em um sinal digital representado por um número binário de n bits (que pode assumir 2 n valores distintos). Normalmente, o ADC é representado como ilustrado na Figura ao lado. V i Conversor A/D n-bits b 1 b 2 b 3 b n V REF Existem conversores que trabalham com freqüências de amostragem na ordem de 3 a 20 vezes maior que a banda do sinal analógico de entrada. São denominados de Nyquist-Rate Converters. Outros utilizam freqüências de amostragem bem superiores (por exemplo 512 vezes) e são denominados de Oversampling Converters. 10
ADC Função de Transferência É importante verificar a ação do conversor através de sua função de transferência (FT). A seguir, um exemplo para um ADC de 3 bits: Código Digital de Saída (1000) 111 110 101 100 011 010 001 1 LSB = ⅛ V LSB = (1/2 n )V REF 000 0/8 1/8 2/8 3/8 4/8 5/8 6/8 7/8 8/8 Entrada Analógica V i / V ref Ponto Central Pontos de Decisão A tensão de entrada está normalizada em relação a V REF. Observar que existe uma faixa de valores de tensão de entrada (entre os pontos de decisão) que produzem a mesma palavra digital de saída. Esta faixa de valores corresponde ao que se denomina de 1LSB, ou V LSB. Em relação ao ponto central pode-se dizer que os pontos de decisão representam ± 1/2LSB. 11
ADC Erro de Quantização Code Midpoint O erro de quantização é um tipo de erro natural quando um sinal é convertido da forma analógica para a forma digital. Observar que um mesmo código digital de saída pode ser obtido a partir de uma faixa de níveis analógicos compreendidos entre as transições. O erro de quantização pode ser minimizado, em valor absoluto, se aumentarmos o número de bits n Observar, também, que o erro de quantização sempre existirá mesmo para um conversor A/D idealizado com um número muito elevado de bits. 12
ADC Função de Transferência Matematicamente, podemos interpretar alguns pontos importantes da FT: V REF (b 1 2 1 b 2 2 2 b Na equação acima, V Q representa o erro de quantização, ou seja: Ponto Central 1 2 V LSB V Q 1 2 n V 2 n LSB ) V i V Q b1 b2 b3 b4 Vi Vi-Vq Vi+Vq 0 0 0 0 0,00000 0,00000 0,25000 0 0 0 1 0,50000 0,25000 0,75000 0 0 1 0 1,00000 0,75000 1,25000 0 0 1 1 1,50000 1,25000 1,75000 0 1 0 0 2,00000 1,75000 2,25000 0 1 0 1 2,50000 2,25000 2,75000 0 1 1 0 3,00000 2,75000 3,25000 0 1 1 1 3,50000 3,25000 3,75000 1 0 0 0 4,00000 3,75000 4,25000 1 0 0 1 4,50000 4,25000 4,75000 1 0 1 0 5,00000 4,75000 5,25000 1 0 1 1 5,50000 5,25000 5,75000 1 1 0 0 6,00000 5,75000 6,25000 1 1 0 1 6,50000 6,25000 6,75000 1 1 1 0 7,00000 6,75000 7,25000 1 1 1 1 7,50000 7,25000 8,00000 1,1V 2,4V 5,9V 7,8V e 8,0V Exemplo: Um ADC de 4 bits tem uma V REF de 8V. Qual é a palavra digital quando V i = 1,1V, 2,4V, 5,9V, 7,8V e 8,0V. Qual é o valor de V LSB? 8,0 V n 2 8,0 V 2 VLSB 4 0,5 V 13
ADC Características Estáticas e Dinâmicas Todas as características estáticas (Resolução, Fundo de Escala e exatidão) e dinâmicas (Tempo de Acomodação, Taxa de Amostragem e Faixa Dinâmica) apresentadas e discutidas para o DAC são válidas para o ADC. No quesito exatidão, também é possível, no ADC, minimizar os erros de Offset e Ganho ficando apenas o erro de linearidade (cuja avaliação é dada por INL e DNL). Se um ADC apresentar DNL 1LSB e INL 1/2LSB diz que ele não apresenta códigos ausentes (No Missing Codes). Esta definição representa algo similar à monotonicidade do DAC. Lembrar que para as avaliações de INL e DNL considera-se que os erros de Ganho e Offset foram compensados. 14
ADC INL e DNL INL Diferença entre o ponto de transição real e ideal da função de transferência (FT). Normalmente é traçada uma linha reta que une os dois pontos extremos da FT (endpoint linearity) para servir de base de marcação dos pontos de transição ideais. DNL Diferença entre a largura real da tensão quantizada e o valor ideal de 1LSB. Observar que se a DNL exceder 1LSB, existe a possibilidade de um código digital de saída estar ausente (Missing Code). 15
ADC Interfaceamento Barramento de Dados mc ou mp P a 0 ~ a m Decodificador de Endereços (TRI-STATE) Barramento de Endereços b 0 ~ b n CE V REF ADC n bits V IN INT EOC START R/W O ADC é um dispositivo de E/S e deverá ter um endereço alocado no mapa de memória do processador. Possui linhas que permitem a habilitação do CI e, em alguns casos, linhas de habilitação de latch s de saída que retém a palavra digital convertida. Encerrada a conversão, o ADC a indica para o processador através de uma linha do tipo EOC (End of Conversion). O processador pode, então, rodar uma rotina para tratar os dados que foram aquisitados. Para iniciar a conversão alguns ADC apresentam uma linha de START. 16
ADC Topologias Básicas Quatro topologias de ADC que são mais comuns em CIs comerciais: Flash (Conversor Imediato); Successive Approximation (Aproximações Sucessivas); Dual Slope (Rampa Dupla); Sigma-Delta. Existem vantagens e desvantagens para cada uma delas e somente uma análise do sistema onde será empregado o ADC deve abalizar o projetista para a melhor escolha. Uma primeira comparação pode ser feita em termos de resolução, velocidade e custo: 17
ADC Flash A partir de uma fonte de tensão estável V REF, um divisor resistivo com 2 N resistores iguais produz 2 N -1 níveis de tensão. Estes níveis são enviados aos comparadores que fazem a sua comparação com o sinal de entrada V IN. As saídas dos comparadores serão alteradas do estado baixo para o estado alto se V IN for maior que o respectivo nível de comparação. Os sinais de saída dos comparadores são entregues a uma lógica combinacional (no caso ilustrado, um codificador de prioridade de 8 linhas para 3 linhas) gerando um número binário equivalente. O ADC Flash é muito rápido pois o tempo de conversão está limitado pela velocidade de operação dos comparadores (settling time) e a demora de propagação da lógica combinacional. 18
ADC Successive Approximation Este conversor utiliza um algoritmo para fazer a conversão analógica digital. Este algoritmo ajusta o MSB para 1 e todos os outros bits para 0. O comparador compara a saída do DAC com o sinal analógico de entrada (V IN ). Se o sinal do DAC é maior que V IN, o 1 é removido do MSB e enviado para o próximo bit mais significativo. Se a saída do DAC é menor que V IN o MSB permanece em 1 e um 1 também é enviado para o próximo bit mais significativo. Desta forma, o 1 é testado e deslocado para cada bit do DAC até o final do processo. Observar a presença de um Registro de Aproximações Sucessivas (SAR Successive Approximation Register) que, na prática, é basicamente um circuito um registrador de deslocamento e responsável pelo deslocamento dos bits entregues ao DAC do MSB em direção ao LSB. Existe um sinal de clock que comanda a execução dos deslocamentos. 19
ADC Successive Approximation Exemplo de um algoritmo de aproximações sucessivas para um conversor de 3 bits. O DAC está com uma V REF de 8V e o sinal analógico (V S ) a ser convertido é 3,2V. 111 110 101 100 011 010 001 000 (7V) (6V) (5V) (4V) (3V) (2V) (1V) (0V) 1) 4V > 3,2V bit vai para 0 2) 2V < 3,2V bit fica em 1 3) 3V < 3,2V bit fica em 1 3,2V convertido em 011 clock 20
ADC Successive Approximation (Exemplo: ADC0808) The term ratiometric means that the output varies as a ratio of the the supply voltage. DAC 21
ADC Successive Approximation (Exemplo: ADC0808) 22
ADC Successive Approximation (Exemplo: ADC0808) Carta de Tempo 23
ADC0808 Exemplo de Interface com Microcontrolador Observar que o ADC apresenta um multiplexador em que é possível selecionar uma de 8 entradas analógicas. Portanto, cabe ao projetista identificar no mapa de memória onde serão locados estes endereços. Normalmente, utiliza-se uma decodificação parcial de endereço. Para armazenar o endereço no ADC é necessário um pulso (lowto-high) no pino ALE (Address Latch Enable). Este procedimento faz com que o endereço relativo ao canal analógico selecionado seja armazenado no Address Latch. Observar que, em relação à borda de subida do pulso ALE, o endereço precisa estar estável obedecendo os tempos de set-up (t S ) e hold (t h ). Também, observar a largura mínima deste pulso (t WALE ). Pelo datasheet: typ max 24
ADC0808 Exemplo de Interface com Microcontrolador A subida do pulso de Start limpa (reset) o registro de aproximações sucessivas (SAR) e a descida deste pulso dá inicio à conversão propriamente dita. Observar que este pulso START poderia iniciar junto com o pulso ALE, entretanto para o início da conversão tanto o endereço do canal analógico selecionado quanto o valor analógico da tensão deverão estar estáveis. High-to-Low em START determina o início da conversão 25
ADC0808 Exemplo de Interface com Microcontrolador As temporizações associadas ao slide anterior são: No inicio da conversão o sinal EOC é levado para low. Encerrada a conversão este sinal passa para high. Esta seria uma entrada ao microcontrolador para indicar o final da conversão e o acionamento de uma rotina de software específica para este sinal. A entrada no microcontrolador pode ser através de um pino de solicitação de interrupção (INT). Observar que os dados estarão disponíveis no tri-state output lacth buffer após a transição low-tohigh do sinal OE (output enable). typ max Habilita as saídas O clock do ADC pode ser gerado a partir do clock do microcontrolador. typ max 26
ADC0808 Exemplo de Interface com Microcontrolador 27
ADC Dual Slope Este conversor integra, inicialmente, a tensão de entrada V IN (desconhecida) durante um tempo fixo (T INT ). Depois, De-Integra (de-integrates) uma tensão de referência (V REF conhecida) durante um tempo variável. Observa-se, então, que o tempo T DE-INT é proporcional a relação entre V IN e V REF uma vez que se trata da carga acumulada no capacitor C. Este tempo é contado por um contador que ao final do processo entrega uma número binário equivalente. Uma grande vantagem deste conversor é a imunidade a ruídos que porventura estejam presentes no sinal de entrada V IN (o valor médio do ruído acumulado em C será zero). 28
ADC Sigma Delta Este conversor baseia-se em uma modulação do sinal transportando a informação para o domínio da freqüência. O hardware é simplificado porém o conversor é mais lento uma vez que ele trabalha com um trem de pulsos. 29
ADC Sigma Delta: Sinais em Diferentes pontos do Sistema 30
ADC Flash (Exemplo: HI5701) 31
ADC Flash (Exemplo: HI5701) 32
ADC Dual Slope (Exemplo: ICL7109) 33
ADC Dual Slope (Exemplo: ICL7109) 34
ADC Sigma Delta (Exemplo: AD7719) 35
Exemplo de Tratamento de Sinal para um Sensor de Pressão (V OUT será entregue para um ADC) Compensação de Temperatura Buffer Amplificador de Instrumentação Par Trançado Filtro 36
Exemplo de Tratamento de Sinal para um Sensor de Pressão 37
Exemplo de Tratamento de Sinal para um Sensor de Pressão 38
Exemplo de Tratamento de Sinal para um Sensor de Pressão 39
Definições Complementares Relação Sinal-Ruído (Signal-to-Noise Ratio SNR): É a razão entre a potência do sinal e a potência total de ruído na saída (usualmente medida tomando-se por base uma entrada senoidal). Pode ser demonstrado matematicamente: SNR 6,02n 1,76 [db], n é o número de bits do conversor Relação Sinal-Ruído + Distorção (Signal-to-Noise + Distortion SNDR): É a razão entre a potência do sinal e as potências de ruído e harmônicas na saída (usualmente medida para uma entrada senoidal); Número Efetivo de Bits (Effective Number of Bits ENOB) : É definido pela seguinte expressão: SNDR 1,76 ENOB 6,02 Faixa Dinâmica (Dynamic Range DR): É a razão entre a potência de uma entrada senoidal que alcança o fundo de escala para uma entrada senoidal em que SNR=0dB. 40
Adendo DNL é uma medida de quão uniforme são os degraus da função de transferência do ADC. Cada degrau é comparado com um degrau ideal de 1 LSB e qualquer diferença em magnitude é expresso pela DNL. Matematicamente: DNL LSB width CODE Width 1 V(x) V(x 1) LSB Onde V(x) e V(x+1) são os dois pontos de transição do código de saída x. INL é uma medida do desvio dos code midpoints em relação às suas posições ideais. Os fabricantes usam diferentes métodos para calcular os localizações ideias dos code midpoints : (1) traçar uma linha reta entre o primeiro e o último code midpoint medido, (2) traçar uma linha que melhor se ajusta (best fit line) entre todos code midpoints medidos ou (3) simplesmente traçar uma linha reta entre a localização ideal do primeiro e do último code midpoint e usar o LSB ideal para calcular a posição dos demais code midpoints. O método (1) é o que resulta nos menores valores de INL. 41