Marcelo Samsoniuk Fernando Zanella PROJETO FINAL DA DISCIPLINA DE PROJETO DE CIRCUITOS INTEGRADOS ANALÓGICOS CONVERSOR DELTA-SIGMA Projeto final para a disciplina de Projeto de Circuitos Integrados Analógicos (TE823), no Programa de Pós-Graduação em Engenharia Elétrica da Universidade Federal do Paraná. Professor: Dr. Oscar da C. Golveia Filho Curitiba, 2010.
1. INTRODUÇÃO Nas últimas décadas a indústria de semicondutores evoluiu muito rapidamente, tanto em termos de tamanho quanto em termos de custo, de modo que cada vez mais empresas estão partindo para o desenvolvimento de seus próprios circuitos integrados, reduzindo os custos e criando vantagens competitivas em relação às empresas que ainda utilizam os circuitos integrados de uso geral. Tendo isso em mente, o projeto final da disciplina de Projeto de Circuitos Integrados Analógicos imita em parte os passos necessários para a produção de um circuito integrado híbrido, contendo blocos analógicos e digitais. 2. OBJETIVOS O circuito integrado híbrido contém blocos analógicos e digitais formando um conversor analógico para digital segundo a técnica de conversão delta-sigma. Para tal, precisamos de um amplificador operacional com as seguintes especificações [1]: Alimentação simples de 1.8V Excursão máxima de tensão na entrada e saída de 1V Freqüência máxima de operação em torno de 500kHz Razão de saída de 4V/us Tamanho mínimo de transistor 1um Para garantir que o amplificador operacional se comporta tal qual um amplificador operacional discreto, circuitos de teste com configurações típicas como seguidor de tensão com ganho 1 e inversor com ganho 10 foram utilizados [2]. O amplificador operacional é o elemento básico do conversor delta-sigma e, para o conversor de primeira ordem, é utilizado com configurações de subtrator, integrador e comparador[3]. 2
Além do amplificador operacional, um flip-flop e um buffer é requerido pelo circuito para o bloco digital na saída do comparador. Espera-se que o sistema possa operar com um clock de 200kHz, sendo capaz de converter sinais analógicos com forma de onda arbitrária na faixa de 20 a 20kHz. Como o conversor delta-sigma produz um bitstream adaptativo, a qualidade varia conforme a freqüência do sinal de entrada em relação ao clock. No caso de um sinal de 20kHz, temos apenas 10 clocks e portanto uma estimativa grosseira indica que a precisão será acima de 3 bits (2 3 < 10). Por outro lado, para 20Hz temos 10 mil clocks e a precisão será acima de 13 bits (2 13 < 10000) Assim, para um sinal de referência de 1kHz, teremos 200 clocks e uma estimativa grosseira de 7 bits (2 7 < 100). 3. IMPLEMENTAÇÃO De acordo com os objetivos apresentados, a topologia escolhida para o amplificador operacional foi baseada em uma topologia bem conhecida, sendo os transistores dimensionados de modo que o menor transistor tenha 1um, conforme ilustrado na Figura 1. Para validação, o amplificador operacional foi testado em duas configurações típicas, como seguidor de tensão com ganho 1 (Figura 2) e como inversor com ganho 10 (Figura 3). 3
Figura 1 Topologia do Amplificador Operacional Figura 2 Seguidor de Tensão com ganho 1 4
Figura 3 Inversor com ganho 10 A primeira configuração foi utilizada para determinar experimentalmente a tensão de VBIAS. Para tal foi aplicado um sinal periódico triangular com período em torno de 5us, variando de 0 a 1.8V, ao mesmo tempo em que VBIAS varia de 0 a 1.8V em um período em torno de 50us, conforme ilustrado na Figura 4. Uma vez definido VBIAS, determinou-se também que a excursão máxima de tensão na saída seria da ordem de 1V, de modo que a excursão máxima de tensão na entrada deve ter o mesmo valor. Ajustando-se o gerador de sinal para este valor, foi possível verificar através de simulação que a configuração do amplificador operacional como seguidor de tensão com ganho 1 está correto, permitindo determinar a razão de saída (Figura 5) e passando-se então para a configuração de amplificador inversor com ganho 10, confirmando que o amplificador obedece a relação A = R 2 /R 1 (Figura 6). 5
Figura 4 Determinação experimental de VBIAS Figura 5 Seguidor de tensão e determinação da razão de saída 6
Figura 6 Inversor com ganho 10x É importante lembrar que na configuração como inversor, o sinal IN+ que tipicamente é conectado ao GND precisa ser conectado a uma fonte DC de 0.9V, em função de nosso circuito não estar utilizando fonte simétrica. Além destes testes, foram também feitas as análises de resposta DC e AC, usando respectivamente as topologias de ganho máximo (Figura 7) e ganho 1 (Figura 8). No caso da análise DC (Figura 9), o ganho para um sinal de 37.5 mv foi de 1.79V, ou seja, um ganho máximo acima de 20 mil. Já no caso da análise AC (Figura 10), temos a banda e fase para o ganho máximo. Como o conversor utiliza os amplificadores operacionais com pequeno ganho e grande amplitude de sinal, foi feita a análise AC também com o seguidor de tensão de ganho 1 (Figura 11). Neste caso, temos uma banda e fase muito melhor e podemos trabalhar até 1MHz praticamente sem distorção. 7
Figura 7 Configuração para análise DC com ganho máximo Figura 8 Configuração para análise AC com ganho máximo 8
Figura 9 Análise DC com ganho máximo Figura 10 Análise AC com ganho máximo 9
Figura 11 Análise DC com ganho 1 No caso do conversor delta-sigma, três amplificadores operacionais são utilizados, com as seguintes funcionalidades: Subtrator entre o sinal de entrada e o sinal no flip-flop Integrador para o sinal gerado pelo subtrator Comparador entre o sinal gerado pelo integrador e a referência de 0.9V O sinal de saída do comparador é então armazenado no flip-flop, gerando um bitstream digital, síncrono com o clock de 200kHz, que pode passar por um amplificador classe D de alta potência ou ser direcionado para um microcontrolador. O projeto foi construído progressivamente, estágio por estágio, de modo que cada estágio foi simulado separadamente e os resistores foram ajustados empiricamente para o valor de 20kΩ e 10kΩ, de acordo com os resultados da simulação (Figura 12). 10
Figura 12 - Substrator Para facilitar o projeto, linhas separadas de CLK, VBIAS e VREF foram adicionadas. Como o estágio digital ainda não estava implementado, o sinal de feedback é um clock de 100kHz (equivalente a passar um clock de 200kHz por um flip-flop), ajustado para uma excursão de tensão de 0.4 a 1.4V, de modo a casar com a excursão máxima do amplificador operacional. Na simulação do subtrator (Figura 13), é interessante observar que o clock é subtraído do sinal de entrada (não o contrário!). Também é interessante observar que a configuração acabou invertendo o sinal, o que não é necessariamente um problema, visto que o integrador irá inverter novamente o sinal. 11
Figura 13 Simulação do subtrator Com o subtrator funcionando corretamente, o próximo passo foi adicionar o integrador (Figura 14). Neste caso, foi necessário dimensionar os componentes de ajuste para a freqüência específica de 100kHz, de modo que na simulação conseguimos verificar o resultado esperado (Figura 15). 12
Figura 14 Integrador conectado ao subtrator Figura 15 Simulação dos dois estágios 13
Para o sistema funcionar corretamente usando o método delta-sigma, é necessário um feedback injetado no subtrator, vindo do comparador e do flip-flop de saída. Na simulação, foi utilizado como sinal digital de 100kHz, que na prática representa a codificação de silêncio ou ausência de sinal. Para obter corretamente a integração do sinal de 100kHz, os resistores foram configurados com valor de 100kΩ e o capacitor com valor de 100pF, sabendo que a freqüência de operação f = 1/(RC). Finalmente, adicionamos um comparador entre a tensão de referência e a saída do integrador (Figura 16). Com isso obtemos um trem de pulsos assíncrono que representa de forma digital os valores na saída do integrador (Figura 17). Figura 16 Comparado conectado ao integrador 14
Figura 17 Simulação com a saída do comparador O trem de pulsos não corresponde precisamente ao sinal de entrada porque estamos usando um clock de 100kHz como feedback na simulação. Para resolver este problema ainda é necessário implementar o bloco digital do conversor, onde a saída do comparador é armazenada em um latch síncrono com o clock de 200kHz. Apesar da falta do feedback, o trem de pulsos a grosso modo codifica algo que se assemelha muito ao sinal original de entrada. Fazendo um ajuste empírico no resistor de ganho do integrador, é possível melhorar o trem de pulsos consideravelmente (Figura 18), de modo que o resistor ficou com 1/10 do valor do resistor na entrada do sinal (que possui relação fixa com o capacitor). Esta alteração, no entanto, não será mantida na versão final, uma vez que o feedback correto faz justamente uma compensação digital neste circuito. 15
Figura 18 Simulação com ajuste empírico no integrador Finalmente, implementando o bloco digital é possível conectar corretamente a linha de feedback. Para tal foi implementado um latch baseado em duas portas inversoras CMOS e duas chaves CMOS [4]. Como a excursão de tensão do feedback aumentou de 1V para 1.8V, o resistor de entrada do subtrator foi alterado empiricamente de 20kΩ para 45kΩ. Um clock de 200kHz foi utilizado no estágio digital. A Figura 19 mostra a implementação final e a Figura 20 mostra a simulação. A verificação do sinal de saída pode ser feita em três passos simples: Com o sinal de entrada no nível mais baixo, o sinal digital deve ter valor 0 sempre. Com o sinal de entrada no nível mais alto, o sinal digital deve ter o valor 1 sempre. Com o sinal de entrada variando do nível mais baixo para o nível mais alto (ou vice-versa), o sinal digital deve pulsar como um clock, variando o ciclo de trabalho para refletir a amplitude do sinal de saída. 16
Figura 19 Conversor delta-sigma completo Figura 20 Simulação do conversor delta-sigma completo 17
4. CONCLUSÃO O conversor analógico para digital foi implementado com sucesso e pode ser utilizado como bloco em outro circuito integrado. Esta primeira versão não é totalmente independente e requer uma série de recursos externos ao bloco: tanto as fontes de alimentação (VBIAS e VREF), quando os resistores e o capacitor do integrador precisam ser devidamente substituídos por transistores ou colocados no lado externo do circuito integrado. Como sugestão de melhorias futuras, o projeto pode ser expandido para um conversor delta-sigma de ordem maior, de modo a melhorar a qualidade da conversão em relação à implementação atual [5]. 5. REFERÊNCIAS 1. BERLIN, Howard M. - Projetos com Amplificadores Operacionais Editora Técnica Eletrônica Ltda, 1983 2. ALLEN, Dr. Phillip E. - CMOS Analog IC Design Short Course http://www.aicdesign.org/scnotes05.html 3. BEIS, Uwe - "An Introduction to Delta Sigma Converters" http://www.beis.de/elektronik/deltasigma/deltasigma.html 4. Hades development team - CMOS D-type transmission-gate latch http://tams-www.informatik.uni-hamburg.de/applets/hades/webdemos/05- switched/40-cmos/latch.html 5. BEIS, Uew - First Order Delta Sigma Modulator Disadvantages http://www.beis.de/elektronik/deltasigma/1storderdisadvantages.html 18