Treinamento em Projeto de Sistemas Digitais

Transcrição

1 Treinamento em Projeto de Sistemas Digitais

2 Projetando Sistemas Digitais com SystemVerilog Edna Barros Grupo de Engenharia da Computação Centro de Informática -UFPE Treinamento em Projeto de Sistemas Digitais

3 Agenda Simulando circuitos digitais Modelando Circuitos Combinacionais Descrevendo Testbenches Módulos parametrizados Especificando Portas Tipos de Dados Treinamento em Projeto de Sistemas Digitais

4 RTL Design Sistemas digitais possuem milhões de portas lógicas e transistores Necessidade de ferramentas EDA (Electronic Design Automation) Especificação em linguagem específica (HDL Hardware Description Language) Nível de abstração RTL (Register Transfer Level) Circuitos combinacionais Registradores Máquinas de estado (controle) Tutorial - Simulação

5 Fluxo de Projeto Nível de abstração RTL (Register Transfer Level) Circuitos combinacionais Registradores Máquinas de estado (controle) Tutorial - Simulação

6 Simulador Programa que prediz o comportamento de um sistema físico em função do tempo Previsão climática: simulador do comportamento do clima SimCity: simulação do crescimento de uma cidade Modelagem em função do tempo Tutorial - Simulação

7 SystemVerilog Simulador Linguagem que modela um sistema digital Por exemplo: portas lógicas conectadas Simulador que executa o comportamento do sistema modelado Como os valores das saídas variam em função dos valores das entradas no tempo Permite verificar se o modelo do sistema digital implementa a função desejada Tutorial - Simulação

8 SystemVerilog Permite modelar um sistema digital considerando: Modelo de tempo Modelo da funcionalidade Modelo da interconexão Modelagem em vários níveis de abstração Tutorial - Simulação

9 Nível Portas Lógicas Gate Level Module: bloco básico Nome Interface Estrutura interna: conjunto de portas lógicas conectadas Tutorial - Simulação

10 Nível Portas Lógicas Gate Level Portas lógicas: blocos básicos da linguagem Conexão por fios Tipo lógico: 0, 1, X. Z (desconectado) Retardo (delay) das portas Delay = 2 unidades de tempo Tutorial - Simulação

11 Nível Portas Lógicas Gate Level Retardo (delay) das portas Delay default Diferentes unidades podem ser definidas

12 Execução do Modelo Como executar um modelo? Modelo: Conexão de componentes (pode ser em qualquer ordem) Execução como função das entradas Tutorial - Simulação

13 Execução do Modelo Cada módulo é executável Simulador executa os módulos que tiveram os valores em suas portas de entrada alterados A alteração na saída é propagada para módulos que estão interconectados considerando o retardo da porta Tutorial - Simulação outros

14 Execução do Modelo Cada módulo é executável Simulador executa os módulos que tiveram os valores em suas portas de entrada alterados A alteração na saída é propagada para módulos Execução que estão em interconectados qualquer ordem considerando o retardo da porta Tutorial - Simulação outros

15 Como Verificar se o projeto está correto? Modelo do circuito digital Composto de vários módulos Gerador de sinais para as entradas Visualizador dos sinais nas saídas Tutorial - Simulação

16 Simulando Sistemas Digitais Testbench: módulos que vão gerar sinais de entrada para simular um módulo em desenvolvimento e monitorar os sinais de saída do módulo Tutorial - Simulação

17 Simulando Sistemas Digitais Testbench: módulos que vão gerar sinais de entrada para simular um módulo em desenvolvimento e monitora os sinais de saída do módulo Tutorial - Simulação

18 Simulando Sistemas Digitais DUT: Device Under Test Top DUT Testbench Tutorial - Simulação

19 Simulando Sistemas Digitais Top DUT Testbench Tutorial - Simulação

20 Especificando Hierarquia Tutorial - Simulação

21 Especificando Hierarquia Tutorial - Simulação

22 Mapeamento... de Portas Treinamento em Projeto de Sistemas Digitais

23 Mapeamento... de Portas Treinamento em Projeto de Sistemas Digitais

24 Um Testbench para o Mux Como gerar estímulos de forma automática e exaustiva? Gerador de estímulos Tutorial - Simulação

25 Um Testbench para o Mux Gerador de estímulos Tutorial - Simulação

26 Um Testbench para o Mux Gerador de estímulos Tutorial - Simulação

27 Um testbench mais inteligente Como saber se a especificação está correta? Tutorial - Simulação

28 Um testbench mais inteligente Compara com valor de referência Tutorial - Simulação

29 Resumo Foram apresentados os principais conceitos de simulação baseada em eventos Tempo e ação concorrente Modelagem do tempo de simulação Modelagem de componentes que são ativados concorrentemente Módulos, Instanciação e Hierarquia Modelos de partes (componentes de hardware) Projeto Bottom-Up Modelos estruturais e Procedurais Estrutura: interconexão de componentes Procedural: Comportamento do Testbench

30 Projetando Circuitos Combinacionais Treinamento em Projeto de Sistemas Digitais

31 Circuitos Combinacionais Lógica combinacional: Saída: função booleana das entradas F: I -> O Retardo de propagação: tempo para o valor da saída ficar estável em função de mudança nos valores de entrada. Treinamento em Projeto de Sistemas Digitais

32 Circuitos Combinacionais Especificação em SystemVerilog Always_comb Assign comportamemto comportamento Treinamento em Projeto de Sistemas Digitais

33 Circuitos Combinacionais Especificação em SystemVerilog Assign múltiplas saídas Treinamento em Projeto de Sistemas Digitais

34 Circuitos Combinacionais Especificação em SystemVerilog Hierarquia Treinamento em Projeto de Sistemas Digitais

35 Circuitos Combinacionais Porque o circuito abaixo não é combinacional? A saída não está especificada para todas as entradas Treinamento em Projeto de Sistemas Digitais Necessidade de latchs para guardar o valor

36 Circuitos Combinacionais Formalizando... always_comb statement always_comb sum=b+c always_comb begin sum=b+c; dif = b-c; end Executa repetidas vezes enquanto valores mudam Treinamento em Projeto de Sistemas Digitais

37 Circuitos Combinacionais Formalizando... assign statement assign sum=b+c assign sum=b+c, dif = b-c; Cada expressão (lado direito) é avaliada continuamente Treinamento em Projeto de Sistemas Digitais

38 Circuitos Combinacionais Construtores de linguagens de programação If, if-else, case f = (a. b) + (b. c) + (a. c) assign f = (a & b) (b & c) (a & c) Treinamento em Projeto de Sistemas Digitais

39 Circuitos Combinacionais Construtores de linguagens de programação If, if-else, case f = (a. b) + (b. c) + (a. c) Concatenação Constante com tam. Pré definido Treinamento em Projeto de Sistemas Digitais

40 Circuitos Combinacionais Construtores de linguagens de programação If, if-else, case f = (a. b) + (b. c) + (a. c) Valores default Treinamento em Projeto de Sistemas Digitais

41 Circuitos Combinacionais Construtores de linguagens de programação If, if-else, case f = (a. b) + (b. c) + (a. c) Facilitando comparação Treinamento em Projeto de Sistemas Digitais

42 Tipos de Dados - Principais Treinamento em Projeto de Sistemas Digitais

43 Tipos de Dados - Principais Treinamento em Projeto de Sistemas Digitais

44 Tipos de Dados - Principais Treinamento em Projeto de Sistemas Digitais

45 Vetores de Bits Para a definição de vetores de bits procedemos das formas apresentadas abaixo. Vetor unidimensional logic [msb: lsb] nome_vetor; Vetor bidimensional logic [msb: lsb] nome_vetor [minimo :máximo]; Vetor tridimensional logic [msb:lsb] [máximo:mínimo] nome_vetor[mínimo: máximo] Treinamento em Projeto de Sistemas Digitais

46 Enumeration Maneira de usar constantes de forma controlada Treinamento em Projeto de Sistemas Digitais

47 Enumeration Maneira de usar constantes de forma controlada Treinamento em Projeto de Sistemas Digitais

48 Resumo Modelando Circuitos Combinacionais Assign Always_comb Construtores procedurais Tipos de Dados Treinamento em Projeto de Sistemas Digitais

49 Projetando Circuitos Sequenciais

50 Circuitos Sequenciais O que é um elemento sequencial? Um flip flop Um latch São usados para armazenar informação do Sistema: O estado do Sistema

51 Circuitos Sequenciais Como especificar elementos sequenciais em uma descrição RTL? Elementos sequenciais não são especificados Explicitamente Eles são inferidos a partir de como é feita a sua especificação

52 Circuitos Sequenciais Circuitos sequenciais juntamente com circuitos combinacionais permitem a implementação de uma máquina de estados FSM Sinais de sincronização Clock Reset Estados Entradas e saídas

53 Flip-Flop tipo D Flip-flop tipo D Armazenam 1 bit Copia a entrada na transição positiva do clock Reseta a saída na transição negativa do reset

54 Especificando um Flip-Flop Flip-flops que são edge-triggered Informado pelo uso do com a palavra posedge ou negedge Efeito: Todas as varíaveis que estão no lado esquerdo da atribuíção com <= serão implementadas com Flip-flops trigados na transição do clock ou reset. Reset é assíncrono <= atribuição concorrente Modelo Flip-flop: loop contínuo mudanças nos sinais

55 Especificando um Registrador Entradas e saídas de 8 bits Registrador: Concatenação de vários flipflops Tamanho parametriza do Instanciação

56 Máquina de Estados Finitos FSM Definidas formalmente como um conjunto de estados, reset e clock. Conjunto de combinações das entradas. Não necessariamente todas as 2 n são possíveis devido aos don t-cares Combinações das saídas Não necessariamente todas as 2 n serão possíveis Função do próximo estado (δ) e função da saída (λ) são combinacionais Clock Sinal reset

57 Máquina de Estados Finitos FSM Modelo de Computação: iniciando no estado de reset, uma transição positiva do clock causa o Sistema mudar para outro (ou mesmo) estado como definido pela função δ

58 Máquina de Estados Finitos FSM Modelo de Implementação Estado

59 Modelo de Implementação FSM em SystemVerilog

60 FSM em SystemVerilog Always_comb ou assign Always_ff

61 FSM em SystemVerilog Atribuições concorrentes

62 FSM em SystemVerilog Comportamento similar

63 FSM em SystemVerilog Atribuições concorrentes Atribuições não concorrentes

64 <= vs. = b c

65 Modelando FSM como Diagramas de Reset state. One state is always labeled as the reset state using an "R" and an arrow pointing to the reset state. Estado State name. A unique and meaningful name is given to each state. The actual state assignment is normally only shown in the SystemVerilog model. Transition expression. An Boolean expression is shown by an arc that represents the next state if the expression is TRUE.

66 Modelando FSM como Diagramas de Estado Saídas dependem do estado e da entrada Saídas dependem do estado

67 Modelando FSM como Diagramas de Estado Estados simbólicos e entrada e saída como variáveis ~z

68 Modelando FSM como Diagramas de Estado ~z Mudança do estado Mudança da saída

69 Modelando FSM como Diagramas de Estado ~z Mudança do estado Calculo do próximo estado Mudança da saída

70 Projetando um sistema digital Estrutura: controle + processamento A B 4 4 L2 L1 L1 L2 F 2 L3 ALU L3 Z N 4 C

71 Projeto: Implementação Multi-ciclo PC 0 M u x 1 Address Write data Memory MemData Instruction [31-26] Instruction [25 21] Instruction [20 16] Instruction [15 0] Instruction register Instruction [15 0] Memory data register PCWriteCond PCSource PCWrite IorD MemRead MemWrite MemtoReg Outputs Control ALUOp ALUSrcB ALUSrcA RegWrite IRWrite Op [5 0] RegDst Instruction [25 0] Instruction [15 11] 0 M u x 1 0 M u x 1 16 Read register 1 Read register 2 Registers Write register Write data Sign extend Read data 1 Read data 2 32 Shift left 2 A B 4 0 M u x M u 2 x 3 26 Shift 28 left 2 ALU control PC [31-28] Zero ALU ALU result Jump address [31-0] ALUOut 0 M 1 ux 2 Instruction [5 0]

72 Projeto Projetar CPU que implementa repertório de uma CPU similar ao MIPS Dados módulos em Verilog para cada componente da Unidade de processamento (ALU, Banco de Registradores, PC, Memória, etc...) Projetar unidade de processamento pela interligação dos módulos Projetar unidade de controle

73 Compondo a Unidade de ALU: Unidade Lógico-Aritmética Processamento: A ALU f operação descrição flags afetados 000 S = A Z,N 001 S = A+B Soma Z,N,O 010 S = A-B Subtração Z,N,O 011 S = A and B And lógico Z 100 S = A xor B Ou exclusivo Z 101 S = not A ComplementoZ 110 S = inc A Incremento Z, N, O 111 S = A comp B Comparação EQ,GT,LT S B GT Z N O EQ LT

74 Compondo a Unidade de Processamento... Permitir que a saída da ALU seja deslocada Registrador de deslocamento Load e shift síncronos (descida) Clear assíncrono Deslocamentos (n vezes): Esquerda» Entrada: 0 Direita (lógico e aritmético)» Entrada: 0 ou MSB (Bit mais significativo) Rotação (direita ou esquerda):» Entrada: LSB, MSB» Saída: MSB, LSB (Bit Menos Significativo)

75 Unidade de Busca... MorD Mem Read Mem Write IRWrite Unidade Controle

76 Resumo Circuitos sequenciais Armazenamento do estado Elementos Sequenciais dff Clock e reset Registrador Infra-estrutura Hardware

77 Resumo Conceitos de Máquinas de Estados Modelando FSM usando SystemVerilog Atribuições concorrentes Modelando Diagramas de Estados em System Verilog FSMs explícitas Algumas otimizações Infra-estrutura Hardware