Circuitos combinatórios. (Revisão)
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- Maria das Graças de Sá Cabral
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1 Circuitos combinatórios (Revisão) João Canas Ferreira Arquitectura de Computadores FEUP/MIEIC Contém figuras de Computer Organization and Design, D. Patterson & J. Hennessey, 3 a ed., MKP Tópicos Modelação de sistemas digitais Circuitos combinatórios em Verilog ArqComp: Circuitos combinatórios (revisão) 2/
2 Circuitos digitais Sistemas digitais (electrónicos) processam informação representada por um número finito de símbolos. A realização física de sistemas digitais emprega circuitos digitais que usam apenas dois símbolos: 0 e 1. Circuitos digitais, cuja saída apenas depende, em cada instante, dos valores das entradas, designam-se por circuitos combinatórios. Circuitos digitais cuja saída depende dos valores das entradas presentes e passados, designam-se por circuitos sequenciais. A operação de circuitos digitais pode ser descrita por: expressões algébricas (funções Booleanas); tabelas de verdade [comb.]; máquinas de estados finitas [seq.]; diagramas de componentes (esquemáticos); texto, usando uma linguagem de descrição de hardware;... ArqComp: Circuitos combinatórios (revisão) 3/ Linguagens de descrição de hardware Vantagens: Descrição (mais) abstracta e independente da tecnologia de implementação. Consequências importante: re-utilização de descrições e aumento da produtividade. Verificação e validação de alternativas podem ser feitas cedo no ciclo de projecto, geralmente, por simulação: as especificações são operacionais. Representação concisa para projectos complexos. Normalização da descrição permite combinar sub-sistemas de proveniências diferentes. Especificação para ferramentas de síntese de circuitos. A LDH impõe um modelo conceptual da realidade física: sistema concorrente, cujos componentes estão interligados por vias de comunicação (pistas). Processamento e transmissão de informação estão sujeitos a restrições temporais (tempos de propagação e de comutação). Mais usadas: Verilog HDL e VHDL (= VHSIC HDL). ArqComp: Circuitos combinatórios (revisão) 4/
3 Modelo de um circuito digital (1) Para Verilog: Componentes são instâncias de módulos. Cada módulo tem portos de comunicação unidireccionais (de entrada ou saída) e/ou bidireccionais. Instâncias são interligadas por fios que transportam sinais (possivelmente com atraso). Cada componente reage a modificações das suas entradas, alterando as suas saídas (possivelmente após um certo atraso). Módulos podem ser construídos com interligação de instâncias de outros módulos (descrição hierárquica). Sinais podem assumir os valores: 0, 1, X e Z. 0, 1: sinais lógicos; X: valor não-especificado ou indefinido; Z: alta impedância (fio desligado ). Conjunto-base de módulos lógicos primitivos: inversor, porta E, porta OU, etc. ArqComp: Circuitos combinatórios (revisão) 5/ Modelo de um circuito digital (2) componentes entradas primárias C1 C3 saídas primárias C2 C4 componente de topo fios ArqComp: Circuitos combinatórios (revisão) 6/
4 Tipos de especificação Nível de abstracção: físico : transístores modelados por interruptores; lógico: portas lógicas ou equações booleanas; sintetizável automaticamente transferência entre registos (RTL) sintetizável automaticamente gestão explícita do tempo (circuitos síncronos) procuraremos trabalha a este nível algorítmico parcialmente sintetizável. Estilo de descrição: Estrutural: interligação de módulos e portas lógicas primitivas: especifica como fazer. Comportamental: descrição do comportamento do sistema: enfâse na descrição do que fazer. Frequentemente, a descrição é feita usando um estilo misto. ArqComp: Circuitos combinatórios (revisão) 7/ Estímulos de entrada e respostas Uma LDH também pode permitir descrever os estímulos a aplicar ao circuito na simulação e determinar se as respostas do circuito são as esperadas. Os módulos que efectuam essas tarefas constituem bancada de teste ( testbench ). Estes elementos não precisam de ser sintetizáveis: descrição algorítmica de estilo comportamental. Em muitos ambientes, as respostas do circuito podem ser visualizadas e verificadas por inspecção (para sistemas simples!). bancada de teste geração de estímulos circuito a testar verificação das respostas ArqComp: Circuitos combinatórios (revisão) 8/
5 Tabelas de verdade e funções booleanas Circuitos combinatórios podem ser representados: por interligação de portas lógicas; por especificcação das funções booleanas correspondentes expressão booleana: f (a, b, c) = a b + c tabela de verdade a b c f(a,b,c) Forma canónica disjuntiva: Teorama da expansão de Shannon: f (x) = (ā b c) + (ā b c) + (a b c) + (a b c) + (a b c) Forma canónica conjuntiva: f (x) = (a + b + c) (a + b + c) (ā + b + c) f (x 1, x 2,..., x n ) = x 1 f (1, x 2,..., x n ) + x 1 f (0, x 1,..., x n ) ArqComp: Circuitos combinatórios (revisão) 9/ Elementos de sintaxe identificador: composto por letras, dígitos ou _ ; não pode começar por dígito; palavras reservadas: não podem ser usadas como identificadores; module,, assign, input, output, etc. valores lógicos: 1, 0, X e Z. ligações: wire (não têm memória) portos: input, output ( e inout) variáveis inteiras: integer elemento de memória: reg operadores aritméticos: +, -, +, /, % relacionais: ==,!=, <, <=, >, >= sobre bits: ~, &,, ^, ~^, <<, >> lógicos:!,, && condicional:? : ArqComp: Circuitos combinatórios (revisão) 10/
6 Definição de módulos module teste (a, b, c); input a, b; // tipo wire output c; wire d; and xor g1(d, a, b); g2(c, a, d); module teste (a, b, c); input a, b; output c; assign c = (a & b) ^ a; Descrição estrutural. Os identificadores g1 e g2 são nomes de instâncias de portas lógicas. Portas lógicas primitivas: and, or, nand, nor, xor, xnor, not. O primeiro sinal é a saída; os restantes são entradas. A porta not só tem uma entrada. Descrição comportamental (funcional). assign: atribuição contínua; o valor da direita está permanentemente ligado ao fio indicado à esquerda. c a d b ArqComp: Circuitos combinatórios (revisão) 11/ Hierarquia de módulos module teste2 (x, y, w, z, extra); input[2:0] x, y; // barramentos output w, z, extra; teste mod1(x[0], y[0], z); teste mod2(x[1], y[1], w); y[2:0] x[2:0] x[0] y[0] teste a c b mod1 z assign extra = ~&x[2:1]; Descrição mista. Os identificadores mod1 e mod2 são nomes de instâncias de portas lógicas. Barramentos: vários sinais paralelos, identificados por índice. vect[lim_sup:lim_inf] : barramento parcial (selecção de sinais) Operador de bits aplicado a barramento: operação entre todos os elementos do barramento. x[1] y[1] x[1] x[2] a b teste c mod2 w extra 6 sinais de entrada, agrupados em 2 barramentos Alternativa para especificação de ligações a instâncias: teste mod1(.c(z),.a(x[0]),.b(y[0]); ArqComp: Circuitos combinatórios (revisão) 12/
7 Verificação e validação timescale 1 ns/100 ps module top; reg[1:0] entradas = 2 b00; integer i; wire saida; teste mod1(entrada[0], entrada[1], saida); initial begin for (i = 0; i < 3; i=i+1) # 10 entradas = entradas + 1; $finish; end initial begin #22 if (saida!= 1 b0) $display("e: Val=%b em %t\n", saida, $time); end Números: <n o de bits> <base><dígitos> Base: d, b ou b Cada bloco initial especifica um processo que começa a executar no início da simulação. Dentro desse processo, a execução de instruções é sequencial. A atribuição (=) modifica o valor de registos (correspondem a variáveis numa linguagem de programação convencional). O símbolo # indica um atraso (nas unidades especificadas em timescale). No instante 22, as entradas do circuitos são a=0 e b=1. A saída deve ser 0; se não for, imprime mensagem de erro. ArqComp: Circuitos combinatórios (revisão) 13/ Descrição comportamental de circuitos combinatórios module teste3(a, b,c); input a, b; output c; reg c = 1 b0; or b) if (a == 1 b1) c = b; else c = 1 b1; module teste4(a, b,c); input a, b; output c; reg c = 1 b0; or b) begin c = b; if (a == 1 b0) c = 1 b1; end Bloco always especifica um processo em execução contínua; as instruções internas são executadas de eventos>): espera pelos eventos or sinal2): espera por qualquer modificação de um dos sinais especificados. Regra: Para modelar correctamente um circuito combinatório, a lista de eventos deve conter todas as entradas. A saída deve ser definida por atribuição para qualquer alteração das entradas. Cuidado com if...else! ArqComp: Circuitos combinatórios (revisão) 14/
8 Descrição comportamental por casos module alu(a, b, aluctrl, aluout); input[15:0] a, b; input[1:0] aluctrl; output[15:0] aluout; reg[15:0] aluout; case (aluctrl) 2 b00: aluout = a + b; 2 b01: aluout = a - b; 2 b10: aluout = a b; default: aluout = a & b; endcase Especificar todos os casos, usando default se necessário. Os valores usados nas comparações devem ser puramente lógicos (não podem conter Z ou X ). Para mais que uma instrução por caso, usar um bloco begin...end Notar que o código é quase todo independente do tamanho dos operandos (16 bits). Para especificar uma unidade lógico-aritmética de 32 bits, basta trocar todos os 15 por 31. ArqComp: Circuitos combinatórios (revisão) 15/ Elementos de consulta [Patterson & Hennessy]: Apêndice B, secções B.1 B4 (CD) Tutorial de Verilog (CD) [Delgado & Ribeiro]: Secções [Arroz, Monteiro & Oliveira]: Capítulo 2 Sumários e tutoriais listados na página da disciplina. ArqComp: Circuitos combinatórios (revisão) 16/
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