SCE Elementos de Lógica Digital I

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Diogo Dias Caldas
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1 SCE - Elementos de Lógica Digital I Tecnologia de Implementação Pro. Vanderlei Bato

2 Sumário Como os transistores operam e ormam comutadores/chaves simples Tecnologia de CI (Circuito Integrado) Portas lógicas CMOS

3 Voltage V DD = V CC /positivo/tensão da te de alimentação ( a 5V) V ss = Gnd/negativo/ terra/comun (V) V,max = tensão máxima para nível lógico V DD V,min Logic value Undeined V, min = tensão mínima para nível lógico V,max Logic value V SS (Gnd) Figure 3.. Logic values as voltage levels.

4 MOSFET (Metal Oxide Semicductor Field-Eect Transistor): NMOS (Canal N) x = "low" x = "high" (a) A simple switch ctrolled by the input x Gate Source Drain Substrate (Body) V S V G V D (b) NMOS transistor (c) Simpliied symbol or an NMOS transistor Figure 3.2. NMOS transistor as a switch.

5 MOSFET (Metal Oxide Semicductor Field-Eect Transistor): PMOS (Canal P) x = "high" x = "low" Gate (a) A switch with the opposite behavior o Figure 3.2 a Drain Substrate (Body) V DD Source V G (b) PMOS transistor V S V D (c) Simpliied symbol or a PMOS transistor Figure 3.3. PMOS transistor as a switch.

6 V D V D = V V D V G V S = V Closed switch whenv G = V DD Open switch whenv G = V (a) NMOS transistor V S = V DD V DD V DD V G V D V D Open switch whenv G = V DD V D = V DD Closed switch whenv G = V (b) PMOS transistor Figure 3.4. NMOS and PMOS transistors in logic circuits.

7 Histórico A cstrução de portas lógicas com MOSFET tornou-se popular nos anos 7 Nessa época utilizava-se NMOS ou PMOS, mas não ambas Desde os anos 8 passou-se a utilizar uma combinação de NMOS e PMOS, checida como CMOS (Complementary MOS)

8 V DD 5 V + - R V R V V x V x (a) Circuit diagram (b) Simpliied circuit diagram x x (c) Graphical symbols Figure 3.5. A NOT gate built using NMOS technology.

9 V DD V V x x x 2 V x 2 (a) Circuit (b) Truth table x x x 2 x 2 (c) Graphical symbols Figure 3.6. NMOS realizati o a NAND gate.

10 V DD V x V x 2 V x x 2 (a) Circuit (b) Truth table x x x 2 x 2 (c) Graphical symbols Figure 3.7. NMOS realizati o a NOR gate.

11 V DD V DD V A V x x x 2 V x 2 (a) Circuit (b) Truth table x x x 2 x 2 (c) Graphical symbols Figure 3.8. NMOS realizati o an AND gate.

12 V DD V DD V x x 2 V x V x 2 (a) Circuit (b) Truth table x x x 2 x 2 (c) Graphical symbols Figure 3.9. NMOS realizati o an OR gate.

13 V DD V V x V x n Pull-down network (PDN) Figure 3.. Structure o an NMOS circuit.

14 O cceito de circuitos CMOS é baseado na troca do dispositivo pull-up (resistores ligados ao Vcc) por transistores PMOS V DD Pull-up network (PUN) V V x V x n Pull-down network (PDN) Figure 3.. Structure o a CMOS circuit.

15 Implementação com CMOS PDN e PUN têm a mesma quantidade de transistores, arranjados de modo que haja uma dualidade entre as redes Sempre que PDN tiver transistores em série, a PUN terá transistores em paralelo e vice-versa Sob cdições estáticas não há corrente luindo entre o V DD e o Gnd

16 Porta NOT com CMOS V DD Qual a vantagem de se utilizar CMOS? T V x V x T T 2 T 2 o o (a) Circuit (b) Truth table and transistor states Figure 3.2. CMOS realizati o a NOT gate.

17 V DD T T 2 V V x T 3 x x 2 T T 2 T 3 T 4 V x 2 T 4 o o o o o o o o (a) Circuit (b) Truth table and transistor states Figure 3.3. CMOS realizati o a NAND gate.

18 V DD V x T V x 2 T 2 V x x 2 T T 2 T 3 T 4 T 3 T 4 o o o o o o o o (a) Circuit (b) Truth table and transistor states Figure 3.4. CMOS realizati o a NOR gate.

19 V DD V DD V V x V x 2 Figure 3.5. CMOS realizati o an AND gate.

20 V DD = x + x 2.x 3 V V x V x 2 V x 3 Figure 3.6. The circuit or Example 3..

21 Cstrua o circuito CMOS para a seguinte unção = x + (x 2 + x 3 ) x 4

22 Resposta do exercício anterior V DD V x V Note que é possível cstruir circuitos relativamente complexos usando a combinação de transistores em paralelo e em série, sem necessariamente implementar cada cexão paralela ou serial como portas AND ou OR completas V x 2 V x 3 V x 4 Figure 3.7. The circuit or Example 3.2.

23 V DD V V x V x 2 V V x V x 2 L L H H L H L H H H H L (a) Circuit (b) Voltage levels Figure 3.8. Voltage levels in the circuit in Figure 3.3.

24 x x 2 x x 2 (a) Positive logic truth table and gate symbol x x 2 x x 2 (b) Negative logic truth table and gate symbol Figure 3.9. Interpretati o the circuit in Figure 3.8.

25 V x V x 2 V L L H H L H L H (a) Voltage levels L L L H x x 2 x x 2 (b) Positive logic x x 2 x x 2 (c) Negative logic Figure 3.2. Interpretati o the circuit in Figure 3.5.

26 Muito usado até meados de 98 (a) Dual-inline package (DIP) V DD Gnd (b) Structure o 744 chip Figure 3.2. A 74-series chip.

27 V DD x x 2 x 3 Figure An implementati o = x x 2 + x 2 x 3.

28 Buer tri-state Buers são normalmente utilizados para aumentar a velocidade dos circuitos Pin Pin 2 Pin 4 Pin 6 Pin 8 Pin 3 Pin 5 Pin 7 Pin 9 Pin 2 Pin 4 Pin 6 Pin 8 Pin 9 Pin Pin 3 Pin 5 Pin 7 Figure The buer chip.

29 Avanço dos CIs SSI (Small-Scale Integrati) MSI (Medium-Scale Integrati) Entre e portas lógicas LSI (Large-Scale Integrati) VLSI (Very Large Scale Integrati) Milhões/Bilhões de transistores Essa é a tecnologia mais utilizada atualmente

30 Processos usados pela Intel Intel Itanium com 2 bilhões de transistores

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