Circuitos Lógicos e Organização de Computadores

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1 Circuitos ógicos e Organização de Computadores Capítulo 3 Tecnologia de Ricardo Pannain [email protected] Tensão relativas aos níveis lógicos Voltage Níveis ógicos low baixo ógica high alto Positiva ogic value high alto ógica low baixo Negativa V,min V,max V SS (Gnd) Undeined ogic value Valores Típicos: = 5 V ou 3.3 V e V SS = V V,min = 4% V,max = 6% Tensão de Threshold (tensão de limiar) Qualquer tensão acima da Tensão de Threshold deine um valor lógico, qualquer tensão abaixo da Tensão de Threshold deine um valor lógico. 2

2 Transistor NMOS como uma chave x = "low" x = "high" MOS Metal Oxide Silicon NMOS MOS tipo N (canal N Substrato P) (a) Uma chave controlada por uma entrada x Source Gate (b) Transistor NMOS V S Drain Substrate (Body) V G V D (c) Símbolo simpliicado de um transistor NMOS Gate - Porta Source Fonte Drain - Dreno Susbstrate (body ) substrato Se V G é baixo, não há ormação de canal entre onte e dreno transistor não conduz transistor aberto (turned o) Se V G é alto, há ormação de canal entre onte e dreno transistor conduz transistor echado (turned on) 3 Transistor PMOS como uma chave x = "high" x = "low" PMOS MOS tipo P (canal P Substrato N) (a) Uma chave com comportamento oposto ao do slide anterior Gate Drain Source Substrate (Body) Gate - Porta Source Fonte Drain - Dreno Susbstrate (body ) substrato V S (b) Transistor PMOS V G V D (c) Símbolo simpliicado de um transistor PMOS Se V G é baixo, há ormação de canal entre onte e dreno transistor não conduz transistor echado (turned on) Se V G é alto, não há ormação de canal entre onte e dreno transistor não conduz transistor aberto (turned o) 4 2

3 Transistores NMOS e PMOS em circuitos lógicos V D V D = V V D V G V S = V Chaveechada Chaveaberta quando V G = quandov G = V (a) Transistor NMOS V S = V G V D V D V D = ChaveAberta Chaveechada quando V G = quando V G = V (b) Transistor PMOS 5 Uma Porta Inversora NOT - construída com tecnologia NMOS 5 V + - R V R V V =,2 V quando Vx = 5 V O resistor é um limitador de corrente (na prática, outro transistor) V x V x (a) Diagrama do Circuito (b) Diagrama simpliicado x x (c) Símbolos Gráicos 6 3

4 Porta NAND com tecnologia NMOS V x V x V (b) Tabela Verdade (a) Circuito x x (c) Símbolo Gráico 7 Porta NOR com tecnologia NMOS V x V V x (a) Circuit (b) Truth table x x (c) Graphical symbols 8 4

5 Porta AND com tecnologia NMOS V x V x A V (b) Tabela Verdade (a) Circuito x x (c) Símbolos Gráicos 9 Porta OR com tecnologia NMOS V x V x V (a) Circuit (b) Truth table x x (c) Graphical symbols 5

6 Estrutura de uma Porta NMOS V V x V x n Pull-down network (PDN) Estrutura de uma Porta CMOS Pull-up network (PUN) CMOS Complementary MOS resistor reerente à porta NOMS é substituído por uma rede Pull-up (PUN) PDN e PUN são duais, se o PDN tiver transistores NMOS em série, PUN terá transistores PMOS em paralelo, e vice-versa. V V x V x n Pull-down network (PDN) 2 6

7 Estrutura de uma Porta NOT CMOS T V x V x T T 2 T 2 on o o on (a) Circuito (b) Tabela verdade e estados dos transistores 3 Estrutura de uma Porta NAND CMOS T T 2 V V x T 3 x T T 2 T 3 T 4 V T 4 on on o on o on o o o o on on o on o on (a) Circuit (b) Truth table and transistor states Para = = xx2 = x + x2 PUN = 2 transistores PMOS em paralelo Para = = xx2 PDN = 2 transistores NMOS em paralelo 4 7

8 Estrutura de uma Porta NOR CMOS V x T V T 2 T 3 T 4 V x T T 2 T 3 T 4 on on on o o on o o o o on o on o on on (a) Circuit (b) Truth table and transistor states Para = = x + x2 = x. x2 PUN = 2 transistores PMOS em série Para = = x + x2 PDN = 2 transistores NMOS em paralelo 5 Estrutura de uma Porta AND CMOS V V x V NAND + NOT 6 8

9 Estrutura de uma Porta CMOS Exercício Considere a unção: = x + x2 x3 Ache o circuito CMOS equivalente Exercício 2 Considere a unção: = x + (x2 + x3) x4 Ache o circuito CMOS equivalente 7 Estrutura de uma Porta CMOS Exercício = x + x2 x3 = x (x2 + x3) V V x V V x 3 8 9

10 V x V V x 3 V x 4 Estrutura de uma Porta CMOS Exercício 2 = x ( x2 x3 + x4) V 9 Níveis de Tensão em uma Porta ógica V V x V V V x V (a) Circuit (b) Voltage levels 2

11 Interpretação dos Níveis de Tensão ógica Positiva e Negativa x V x V V (b) Tabela Verdade ógica Positiva e Símbolo x (a) Níveis de Tensão x x (c) Tabela Verdade ógica Negativae Símbolo 2 Interpretação dos Níveis de Tensão ógica Positiva e Negativa x V x V V (a) Níveis de Tensão x x (b) ógica Positiva x (c) ógica Negativa 22

12 Circuito Integrado Padrão Série 74 (a) Encapsulamento Dual-ine DIP (Dual-ine Package) Gnd (b) Estrutura de um Circuito Integrado de = x + x x x

13 Circuito Integrado Buers tri-states Pin Pin 2 Pin 4 Pin 6 Pin 8 Pin 3 Pin 5 Pin 7 Pin 9 Pin 2 Pin 4 Pin 6 Pin 8 Pin 9 Pin Pin 3 Pin 5 Pin 7 25 Dispositivos ógicos Programáveis como uma Caixa Preta Entradas (variáveis lógicas) Porta ógicas e chaves programáveis Saídas (unções lógicas) 26 3

14 Estrutura geral de uma PA Programmable ogic Array x x n Input buers and inverters Baseado na idéia que as unções lógicas podem ser representadas como uma soma de produtos plano de ANDs e plano de ORs x x x n x n P AND plane P k OR plane m 27 Diagrama, em nível de portas lógicas, de uma PA x x 3 Conexões programáveis P Plano OR P 2 P 3 P4 Plano AND Exercício Dizer quais são as respectivas unções e

15 Desenho esquemático de uma PA x x 3 P Plano OR P 2 P 3 P 4 Plano AND 2 29 Exemplo de uma PA Programmable Array ogic x x 3 PA O plano AND é programável e o Plano OR é ixo P P 2 P 3 P 4 2 Plano AND 3 5

16 Circuito extra de saída de uma PA Select Enable Flip-lop D Q Clock Para o plano AND 3 Unidade de Programação de um PD 32 6

17 UM PCC Plastic-eaded Chip Carrier com soquete Printed circuit board 33 Estrutura de CPD Complex Programmable ogic Device I/O block PA-like block PA-like block I/O block Interconnection wires I/O block PA-like block PA-like block I/O block 34 7

18 Detalhe de um CPD PA-like block (details not shown) PA-like block D Q D Q D Q 35 Encapsulamento de um CPD e sua programação (a) CPD in a Quad Flat Pack (QFP) package To computer Printed circuit board (b) JTAG programming 36 8

19 Estrutura de uma FPGA Field Programmable Gate Array ogic block Interconnection switches I/O block I/O block I/O block I/O block 37 FPGA - lookup table (UT) de duas entradas x / / / / x UT contém células que armazenam, São usadas para implementar uma unção lógica (a) Circuit or a two-input UT (b) = x + x x (c) Storage cell contents in the UT 38 9

20 FPGA - lookup table (UT) de três entradas x / / / / / / / / x 3 39 FPGA - lookup table (UT) + Flip Flop Select In Flip-lop Out In 2 UT D Q In 3 Clock 4 2

21 x 3 FPGA Programada x x 2 x 3 Exercício: Dê as unções, e Duas linhas de um circuito com tecnologia standard-cell chip x 2 x

22 Um gate array - sea-o-gates 43 Exemplo de uma unção lógica em um gate array x x