Aumento de Desempenho. Aumentando a Velocidade de Execução. Mesclando o Laço de Interpretação. mic-2

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1 Aumento de Desempenho mic-2 Aumentando a Velocidade de Execução Redução do número de ciclos de clock necessários para a execução de uma instrução Simplificação a organização de forma a permitir que o ciclo de clock possa ser menor Sobreposição de execução de instruções 2 Mesclando o Laço de Interpretação Antes Depois

2 Arquitetura com Barramentos Antes Depois Unidade de Busca de Instruções A é usada intensamente em todo ciclo para uma variedade de operações tendo que fazer a busca das instruções e a montagem dos campos contidos nas instruções, adicionalmente ao trabalho real da execução da instrução Necessária para liberar a de algumas dessas tarefas Uma unidade independente para buscar e processar as instruções 5 Unidade de Busca de Instruções ()

3 Unidade de Busca de Instruções () Apresenta 2 MBRs sendo uma de 8 bits (MBR1) e outra de 1 bits (MBR2) Monitora o byte (ou bytes) recentemente consumido pela unidade de execução Também disponibiliza o próximo MBR1 (tal qual ocorre na Mic-1 ) e percebe automaticamente quando um byte ou mais bytes são consumidos pela unidade principal Possui duas interfaces com o barramento B: MBR1 e MBRU1, o primeiro é estendido em sinal para 2 bits e o último é estendido para zero 7 Unidade de Busca de Instruções () De modo semelhante, o MBR2 oferece a mesma funcionalidade mas contém os próximos 2 bytes. Também com 2 interfaces para o barramento B A é responsável por buscar uma sequência de bytes Faz isso buscando palavras de bytes antes da hora e carrega os bytes consecutivos em um registrador de deslocamento que fornece um ou dois bytes por vez, na ordem que foram buscados. A função do registrador de deslocamento é manter a fila de bytes da memória 8 Unidade de Busca de Instruções () Sempre em MBR1 está o byte mais antigo no registrador de deslocamento e em MBR2 os dois mais antigos (com byte mais antigo a esquerda) Eventualmente, os 2 bytes que estão em MBR2 podem ser de palavras diferentes, porque instruções IJVM não se alinham em fronteiras de palavras na memória 9

4 Unidade de Busca de Instruções () Sempre que MBR1 é lido, desloca-se um byte para direita. Quando MBR2 é lido, desloca-se 2 bytes a direita Quando há espaço no registrador de deslocamento para buscar uma outra palavra inteira, a inicia o processo de leitura na memória para ler essa palavra. Esta organização permite que MBR seja lido em ciclos consecutivos 10 FSM para Implementação da 11 Datapath mic-2 To and from main memory ontrol signals Enable onto B bus Write bus to register Instruction fetch unit () bus MAR MDR P MBR SP LV PP TOS OP H MBR2 control Memory control registers A bus B bus N Z 12

5 Microprograma para Mic-2 Label Operations omments nop1 goto (MBR) to next instruction iadd1 MAR = SP = SP! 1; rd Read in next-to-top word on stack iadd2 H = TOS H = top of stack iadd MDR = TOS = MDR+H; wr; goto (MBR1) Add top two words; write to new top of stack isub1 MAR = SP = SP! 1; rd Read in next-to-top word on stack isub2 H = TOS H = top of stack isub MDR = TOS = MDR!H; wr; goto (MBR1) Subtract TOS from Fetched TOS-1 iand1 MAR = SP = SP! 1; rd Read in next-to-top word on stack iand2 H = TOS H = top of stack iand MDR = TOS = MDR AND H; wr; goto (MBR1) AND Fetched TOS-1 with TOS ior1 MAR = SP = SP! 1; rd Read in next-to-top word on stack ior2 H = TOS H = top of stack ior MDR = TOS = MDR OR H; wr; goto (MBR1) OR Fetched TOS-1 with TOS dup1 MAR = SP = SP + 1 Increment SP; copy to MAR dup2 MDR = TOS; wr; goto (MBR1) Write new stack word Label pop1 Operations MAR = SP = SP! 1; rd omments Read in next-to-top word on stack nop1 pop2 goto (MBR) Wait for to read next instruction pop TOS MDR; goto (MBR1) opy new word to TOS iadd1 MAR = SP = SP! 1; rd Read in next-to-top word on stack iadd2 swap1 H MAR = TOS SP! 1; rd H Read = top 2nd of word stack from stack; set MAR to SP iadd swap2 MDR MAR = SP TOS = MDR+H; wr; goto (MBR1) Add Prepare top two to write words; new write 2nd to word new top of stack swap H = MDR; wr Save new TOS; write 2nd word to stack isub1 MAR = SP = SP! 1; rd Read in next-to-top word on stack swap MDR TOS opy old TOS to MDR isub2 H = TOS H = top of stack swap5 MAR SP! 1; wr Write old TOS to 2nd place on stack isub MDR = TOS = MDR!H; wr; goto (MBR1) Subtract TOS from Fetched TOS-1 swap TOS H; goto (MBR1) Update TOS iand1 MAR = SP = SP! 1; rd Read in next-to-top word on stack iand2 H = TOS H = top of stack iand MDR = TOS = MDR AND H; wr; goto (MBR1) AND Fetched TOS-1 with TOS ior1 MAR = SP = SP! 1; rd Read in next-to-top word on stack 1 ior2 H = TOS H = top of stack ior MDR = TOS = MDR OR H; wr; goto (MBR1) OR Fetched TOS-1 with TOS dup1 MAR = SP = SP + 1 Increment SP; copy to MAR dup2 MDR = TOS; wr; goto (MBR1) Write new stack word pop1 MAR = SP = SP! 1; rd Read in next-to-top word on stack pop2 Wait for read pop TOS = MDR; goto (MBR1) opy new word to TOS Microprograma swap1 MAR = SP! 1; rd para Read 2nd word Mic-2 from stack; set MAR to SP swap2 MAR = SP Prepare to write new 2nd word swap H = MDR; wr Save new TOS; write 2nd word to stack swap MDR = TOS opy old TOS to MDR swap5 MAR = SP! 1; wr Write old TOS to 2nd place on stack Label swap TOS Operations = H; goto (MBR1) omments Update TOS nop1 bipush1 goto SP = (MBR) MAR = SP + 1 Set up MAR to next forinstruction writing to new top of stack iadd1 bipush2 MAR MDR = SP TOS = = SP MBR1;! rdwr; goto (MBR1) Read Update instack next-to-top in TOSword andon memory stack iadd2 iload1 H MAR = TOS = LV + MBR1U; rd H Move = toplv of+ stack index to MAR; read operand iadd iload2 MAR MDR = SP TOS = = SP MDR+H; + 1 wr; goto (MBR1) Increment Add top two SP; words; Movewrite newto SPnew to MAR top of stack isub1 iload TOS MAR = MDR; SP = SP wr;! goto 1; rd(mbr1) Read Updateinstack next-to-top in TOSword andon memory stack isub2 istore1 H MAR = TOS = LV + MBR1U H Set = MAR top oftostack LV + index isub istore2 MDR = TOS; = wr MDR!H; wr; goto (MBR1) opy Subtract TOS TOS for from storing Fetched TOS-1 iand1 istore MAR = SP = SP! 1; rd Read Decrement in next-to-top SP; readword newon TOS stack iand2 istore H = TOS H Wait = top forof read stack iand istore5 MDR TOS = TOS MDR; = goto MDR(MBR1) AND H; wr; goto (MBR1) AND Update Fetched TOS TOS-1 with TOS ior1 wide1 goto MAR (MBR1 = SP = OR SP 0x100)! 1; rd Next Readaddress in next-to-top is 0x100 word Ored on stack with opcode wide ior2 iload1 MAR H = TOS = LV + MBR2U; rd; goto iload2 Identical H = top of tostack iload1 but using 2-byte index wide ior istore1 MDR MAR = TOS LV + = MBR2U; MDR ORgoto H; wr; istore2 goto (MBR1) OR Identical Fetched to istore1 TOS-1but with using TOS2-byte index ldc dup1w1 MAR = SP PP = + SP MBR2U; + 1 rd; goto iload2 Increment Same as wide SP; copy iload1to but MAR indexing off PP dup2 iinc1 MDR MAR = TOS; LV + MBR1U; wr; goto rd (MBR1) Write Set MAR newtostack LV + word index for read pop1 iinc2 MAR H = MBR1 = SP = SP! 1; rd Read Set H in tonext-to-top constant word on stack pop2 iinc MDR = MDR + H; wr; goto (MBR1) Wait Increment for read by constant and update pop goto1 TOS H = P = MDR;! 1 goto (MBR1) opy new P toword H to TOS swap1 goto2 MAR P = = H SP + MBR2! 1; rd Read Add offset 2nd word and update from stack; P set MAR to SP swap2 goto MAR = SP Prepare Have to wait to write for newto2nd fetch word new opcode swap goto H goto = MDR; (MBR1) wr Save Dispatch newtotos; nextwrite instruction 2nd word to stack swap iflt1 MDR MAR = SP TOS= SP! 1; rd opy Read old in next-to-top TOS to MDR word on stack swap5 iflt2 MAR OP = TOS SP! 1; wr Write Save TOS old TOS in OP to 2nd temporarily place on stack swap iflt TOS = H; MDR goto (MBR1) Update Put newtos top of stack in TOS bipush1 iflt SP N = = OP; MAR if = (N) SP goto + 1 T; else goto F Set up MAR on Nfor bit writing to new top of stack bipush2 MDR = TOS = MBR1; wr; goto (MBR1) Update stack in TOS and memory UFES iload MAR = LV + MBR1U; rd Arquitetura Move de omputadores LV + index to MAR; read operand 1 iload2 MAR = Figure SP = -0. SP + The 1 microprogram for the Mic-2 (part 1Increment of 2). SP; Move new SP to MAR iload TOS = MDR; wr; goto (MBR1) Update stack in TOS and memory istore1 MAR = LV + MBR1U Set MAR to LV + index istore2 MDR = TOS; wr opy TOS for storing istore MAR = SP = SP! 1; rd Decrement SP; read new TOS istore Wait for read istore5 TOS = MDR; goto (MBR1) Update TOS wide1 goto (MBR1 OR 0x100) Next address is 0x100 Ored with opcode Microprograma wide iload1 MAR = LV + MBR2U; rd; goto iload2 para Identical to iload1 Mic-2 but using 2-byte index wide istore1 MAR = LV + MBR2U; goto istore2 Identical to istore1 but using 2-byte index ldc w1 MAR = PP + MBR2U; rd; goto iload2 Same as wide iload1 but indexing off PP Label Operations omments ifeq1 MAR = SP = SP! 1; rd Read in next-to-top word of stack ifeq2 OP = TOS Save TOS in OP temporarily ifeq TOS = MDR Put new top of stack in TOS ifeq Z = OP; if (Z) goto T; else goto F on Z bit if icmpeq1 MAR = SP = SP! 1; rd Read in next-to-top word of stack if icmpeq2 MAR = SP = SP! 1 Set MAR to read in new top-of-stack if icmpeq H = MDR; rd opy second stack word to H if icmpeq OP = TOS Save TOS in OP temporarily if icmpeq5 TOS = MDR Put new top of stack in TOS if icmpeq Z = H! OP; if (Z) goto T; else goto F If top 2 words are equal, goto T, else goto F T H = P! 1; goto goto2 Same as goto1 F H = MBR2 Touch bytes in MBR2 to discard F2 goto (MBR1) invokevirtual1 MAR = PP + MBR2U; rd Put address of method pointer in MAR invokevirtual2 OP = P Save Return P in OP invokevirtual P = MDR Set P to 1st byte of method code. invokevirtual TOS = SP! MBR2U TOS = address of OBJREF! 1 invokevirtual5 TOS = MAR = H = TOS + 1 TOS = address of OBJREF invokevirtual MDR = SP + MBR2U + 1; wr Overwrite OBJREF with link pointer invokevirtual7 MAR = SP = MDR Set SP, MAR to location to hold old P invokevirtual8 MDR = OP; wr Prepare to save old P invokevirtual9 MAR = SP = SP + 1 Inc. SP to point to location to hold old LV invokevirtual10 MDR = LV; wr Save old LV invokevirtual11 LV = TOS; goto (MBR1) Set LV to point to zeroth parameter. ireturn1 MAR = SP = LV; rd Reset SP, MAR to read Link ptr UFES ireturn Arquitetura Wait de omputadores for link ptr 15 ireturn LV = MAR = MDR; rd Set LV, MAR to link ptr; read old P ireturn MAR = LV + 1 Set MAR to point to old LV; read old LV

6 Microprograma para Mic-2 F2 Label goto Operations (MBR1) omments invokevirtual1 MAR = PP + MBR2U; rd Put address of method pointer in MAR invokevirtual2 OP = P Save Return P in OP invokevirtual P = MDR Set P to 1st byte of method code. invokevirtual TOS = SP! MBR2U TOS = address of OBJREF! 1 invokevirtual5 TOS = MAR = H = TOS + 1 TOS = address of OBJREF invokevirtual MDR = SP + MBR2U + 1; wr Overwrite OBJREF with link pointer invokevirtual7 MAR = SP = MDR Set SP, MAR to location to hold old P invokevirtual8 MDR = OP; wr Prepare to save old P invokevirtual9 MAR = SP = SP + 1 Inc. SP to point to location to hold old LV invokevirtual10 MDR = LV; wr Save old LV invokevirtual11 LV = TOS; goto (MBR1) Set LV to point to zeroth parameter. ireturn1 MAR = SP = LV; rd Reset SP, MAR to read Link ptr ireturn2 Wait for link ptr ireturn LV = MAR = MDR; rd Set LV, MAR to link ptr; read old P ireturn MAR = LV + 1 Set MAR to point to old LV; read old LV ireturn5 P = MDR; rd Restore P ireturn MAR = SP ireturn7 LV = MDR Restore LV ireturn8 MDR = TOS; wr; goto (MBR1) Save return value on original top of stack 1 Pipelining mic- Datapath mic- ciclos para operar: arregar A e B Executar a operação e carregar Escrever os resultados nos registradores ada um destes pedaços é chamado de micropasso (microstep) To and from main memory ontrol signals Enable onto B bus Write bus to register Instruction fetch unit () Figure -1. The three-bus data path used in the Mic-. 18 bus latch MAR MDR P MBR1 SP LV PP TOS OP H MBR2 control A latch Memory control registers A bus B latch B bus N Z

7 SWAP em Mic-2 Label Operations omments swap1 MAR = SP! 1; rd Read 2nd word from stack; set MAR to SP swap2 MAR = SP Prepare to write new 2nd word swap H = MDR; wr Save new TOS; write 2nd word to stack swap MDR = TOS opy old TOS to MDR swap5 MAR = SP! 1; wr Write old TOS to 2nd place on stack swap TOS = H; goto (MBR1) Update TOS 19 Implementação de SWAP em mic- ciclo Swap1 Swap2 Swap Swap Swap5 Swap MAR=SP-1;rd MAR=SP H=MDR;wr MDR=TOS MAR=SP-1;wr B=SP =B-1 MAR=;rd MDR=mem B=SP =B MAR= B=MDR =B B=TOS H=;wr =B B=SP TOS=H; goto (MBR) mem=mdr MDR= =B-1 B=H MAR=;wr mem=mdr =B TOS= 11 goto(mbr1) 20 Pipeline 1 Instruction 2 ycle 1 ycle 2 ycle ycle Ti me 21

8 mic- Principais omponentes de Mic- From memory To/from memory 7 IJVM length 1 2 Instruction fetch unit isters A Decoding unit B Micro-op ROM index 5 Final Drives stage Drives stage 5 Drives stage Drives stage 7 Goto Queueing unit Micro-operation ROM M M M M IADD ISUB ILOAD IFLT Queue of pending micro-ops MIR1 MIR2 MIR MIR 2 Pipeline em Mic Decodificador Fila Operandos Execução Resultados (write back) Memória 2

9 Sistema com Três Níveis de ache PU package Processor board PU chip L1-I L1-D Unified L2 cache Keyboard controller Split L1 instruction and data caches Graphics controller Unified L cache Disk controller Board-level cache (SRAM) Main memory (DRAM) 25 Problema dos Desvios if (i == 0) MP i,0; compare i to 0 k = 1; BNE Else; branch to Else if not equal else Then: MOV k,1; move 1 to k k=2; BRNext;unconditionalbranchtoNext Else: MOV k,2; move 2 to k Next: (a) (b) 2 Predição de Desvios Slot Valid / no branch address/tag (a) Valid Prediction bits Slot address/tag (a)histórico de desvio de 1-bit (b)histórico de desvio de 2-bits (b) Target address (c)mapeamento entre endereço das instruções de desvio e endereço alvo de desvio Slot Valid address/tag (c) Prediction bits 27

10 FSM de 2-bits para Predição de Desvios No branch 00 Predict no branch No branch 01 Predict no branch one more time No branch 10 Predict branch one more time No branch 11 Predict branch 28 PU Superescalar com Instruções em Ordem isters being read isters being written y # Decoded Iss Ret R=R0 * R R=R0+R R5=R0+R R=R1+R R7=R1 * R R1=R0!R R=R * R R1=R+R PU Superescalar com Instruções Fora de Ordem isters being read isters being written y # Decoded Iss Ret R=R0 * R R=R0+R R5=R0+R R=R1+R R7=R1 * R S1=R0!R R=R * S S2=R+R Figure -. Operation of a superscalar Arquitetura PU de omputadores with out-oforder issue and out-of-order completion. 0