TE Arquitetura e Organização de Computadores

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1 TE Arquitetura e Organização de omputadores Nível da Microarquitetura Ronaldo de Freitas Zampolo LaPS/ENGOMP/ITE/UFPA TE Arquitetura e Organização de omputadores Microarquitetura p. 1

2 Tópicos Introdução Exemplo de microarquitetura Exemplo de nível ISA Exemplo de uma implementação Melhora de performance Exemplos de níveis de microarquitetura TE Arquitetura e Organização de omputadores Microarquitetura p. 2

3 Introdução Objetivo: implementar o nível ISA (instruction set architecture) situado imediatamente acima Elementos a considerar no projeto do nível de microarquitetura: Nível ISA usto desempenho do computador a ser projetado TE Arquitetura e Organização de omputadores Microarquitetura p. 3

4 Exemplo de microarquitetura ISA a ser implementada: IJVM (subconjunto da JVM) Objetivo do estudo: análise dos sinais de controle e do seqüenciamento da execução das instruções Microprograma em memória ROM: busca, decodificação e execução de instruções ISA Estado: conjunto de variáveis do microprograma que podem ser acessadas por todas as funções chamadas (funções ISA). ada funçõo muda, pelo menos uma variável de estado. Ex.: P Instruções IJVM: simples, com 1 ou dois campos: (a) opcode (código de operação); e (b) operando TE Arquitetura e Organização de omputadores Microarquitetura p. 4

5 Exemplo de microarquitetura aminho de dados: controlado por microinstruções To and from main memory bus control 6 MAR MDR P MBR SP LV PP TOS OP H A B 2 Memory control registers ontrol signals Enable onto B bus Write bus to register B bus N Z control TE Arquitetura e Organização de omputadores Microarquitetura p. 5

6 Exemplo de microarquitetura aminho de dados onjunto de registradores de 32 bits UAL ontrole de função: F 0 e F 1 ontrole de habilitação: ENA, ENB omplemento de A: INVA Incremento: IN 3 barramentos: A, B e Deslocador SLL8 (shift left logical - 8 bits) SRA1 (shift right arithmetic - 1 bit direita com preservação de sinal MSB) TE Arquitetura e Organização de omputadores Microarquitetura p. 6

7 Exemplo de microarquitetura aminho de dados F 0 F 1 ENA ENB INVA IN Função A B Ā B A + B A + B A + 1 TE Arquitetura e Organização de omputadores Microarquitetura p. 7

8 Exemplo de microarquitetura aminho de dados É possível escrever em um mesmo registrador no mesmo ciclo de clock: leitura e escrita são feitas em momentos diferentes em um mesmo ciclo A saída da UAL pode ser armazenada em mais de um registrador. ontudo, no barramento B apenas o contedo de um dos registradores pode ser transferido por vez. TE Arquitetura e Organização de omputadores Microarquitetura p. 8

9 aminho de dados Temporização ycle 1 starts here output stable Registers loaded instantaneously from bus and memory on rising edge of clock lock cycle 1 lock cycle 2 w x y z New MP used to load MIR with next microinstruction here Set up signals to drive data path Drive H and B bus and shifter Propagation from shifter to registers MP available here TE Arquitetura e Organização de omputadores Microarquitetura p. 9

10 aminho de dados Operao da memória Acesso memória Porta de 32 bits (palavra): MAR (memory address register) MDR (memory data register) Porta de 8 bits (byte): P (program counter) MBR (memory buffer register) MAR: guarda o endereço da palavra P: orientado a byte TE Arquitetura e Organização de omputadores Microarquitetura p. 10

11 aminho de dados Operação da memória Ex.: Operação de leitura P=2: leitura do byte 2, armazenamento nos oito bits menos significativos de MBR MAR=2: leitura dos bytes 8 a 11, armazenamento em MDR P/MBR: programas do nível ISA MAR/MDR: dados do nível ISA TE Arquitetura e Organização de omputadores Microarquitetura p. 11

12 aminho de dados Operação da memória MAR: Implementação Memórias: dispositivos orientados a byte MAR: orientado a palavra Em 4 GB (2 32 endereços de 1 byte), existem 2 30 palavras 4 bytes Discarded 32-Bit MAR (counts in words) Bit address bus (counts in bytes) TE Arquitetura e Organização de omputadores Microarquitetura p. 12

13 aminho de dados Operação da memória MAR (cont): palavra 0 byte 0 palavra 1 byte 4 palavra 2 byte 8 palavra 3 byte 12 MBR: om sinal: 25 bits mais significativos (-128 a 127) Sem sinal: MBR passa os oito bits menos significativos para o barramento B, os outros bits são iguais a zero TE Arquitetura e Organização de omputadores Microarquitetura p. 13

14 Microinstruções De acordo com a figura do caminho de dados, são necessários 29 sinais para controle: 9 sinais para controlar escrita no barramento B 9 sinais para controlar escrita nos registradores a partir do barramento 8 sinais para controlar UAL e deslocador 2 sinais para leitura e escrita em memória (MAR / MDR) 1 sinal para busca em memória via P /MBR Os valores dos 29 sinais definem as operações a serem executadas durante um ciclo do caminho de dados TE Arquitetura e Organização de omputadores Microarquitetura p. 14

15 Microinstruções Observação quanto ao acesso à memória: ycle 1 starts here output stable Registers loaded instantaneously from bus and memory on rising edge of clock lock cycle 1 lock cycle 2 w x y z New MP used to load MIR with next microinstruction here Set up signals to drive data path Drive H and B bus and shifter Propagation from shifter to registers MP available here TE Arquitetura e Organização de omputadores Microarquitetura p. 15

16 Microinstruções Observação quanto ao acesso à memória: Uma solicitação de acesso ao conteúdo da memória é feita no ciclo 1 a informação solicitada só estará disponível no ciclo 3! (pelo menos) Redução do número de sinais de controle: 9 sinais para controlar escrita em B 4 sinais, usando decodificador (não faz sentido o acesso a B por mais de um registrador simultaneamente) TE Arquitetura e Organização de omputadores Microarquitetura p. 16

17 Microinstruções Formato possível de microinstrução Bits NEXT_ADDRESS J M P J A M N J A M Z S L L 8 S R A 1 F 0 F 1 E N A E N B I N V A I N H O P T O S P P L V S P P M D R M A R W R I T E R E A D F E T H B bus Addr JAM Mem B B bus registers 0 = MDR 1 = P 2 = MBR 3 = MBRU 4 = SP 5 = LV 6 = PP 7 = TOS 8 = OP 9-15 none TE Arquitetura e Organização de omputadores Microarquitetura p. 17

18 Microinstruções Endereço: contém o endereço da próxima microinstrução potencial Desvio: determina a próxima microinstrução a ser executada UAL: especifica as funções da UAL e do deslocador Barramento : seleciona quais registradores armazenarão a informação no barramento Memória: especifica operação com a memória no ciclo Barramento B: seleciona o registrador-entrada do barramento B TE Arquitetura e Organização de omputadores Microarquitetura p. 18

19 ontrole microprogramado Memory control signals (rd, wr, fetch) MAR 3 4-to-16 Decoder 4 MDR MP 9 P MBR SP 8 9 O Bit control store for holding the microprogram LV PP JMP MIR Addr J M B TOS OP JAMN/JAMZ 6 control H B bus N Z bus High bit bit flip flop ontrol signals Enable onto B bus Write bus to register TE Arquitetura e Organização de omputadores Microarquitetura p. 19

20 ontrole microprogramado O MI-1: elementos Seqüenciador Realiza todos os passos necessários para execução de uma instrução ISA A cada ciclo: estado de cada sinal de controle; e o endereço da próxima microinstrução Memória de controle: armazena o microprograma completo MP (MicroProgram ounter): endereço da próxima microinstrução MIR (Micro Instruction Register): armazena microinstrução corrente TE Arquitetura e Organização de omputadores Microarquitetura p. 20

21 ontrole microprogramado ampo JAM 000: nada a fazer JAMN == 1: O valor de N deve ser submetido a um OR com bit de maior ordem do MP JAMZ == 1: O valor de Z deve ser submetido a um OR com bit de maior ordem do MP F=(JAMN AND N) OR (JAMZ AND Z) OR NEXT_ADDRESS[8] Só há duas possibilidades para o conteúdo de MP: NEXT_ADDRESS NEXT_ADDRESS com bit de mais alta ordem submetido à operação OR com 1 TE Arquitetura e Organização de omputadores Microarquitetura p. 21

22 ontrole microprogramado Exemplo: Address Addr JAM Data path control bits 0x75 0x JAMZ bit set 0x92 0x192 One of these will follow 0x75 depending on Z JMP: 1: MP=(8 bits de MBR) OR (8 bits menos significativos do NEXT_ADDRESS) JMP=1: NEXT_ADDRESS = 0x000 ou 0x100 Em geral, MBR contém um código de operação (opcode) ISA TE Arquitetura e Organização de omputadores Microarquitetura p. 22

23 Um exemplo de nível ISA: a IJVM Pilhas: Armazenamento de variáveis locais SP LV a3 108 a2 104 a1 100 SP LV b4 b3 b2 b1 a3 a2 a1 SP LV c2 c1 b4 b3 b2 b1 a3 a2 a1 SP LV d5 d4 d3 d2 d1 a3 a2 a1 (a) (b) (c) (d) Auxílio em operações aritméticas (Ex.: a1 = a2 + a3) SP LV a2 a3 a2 a1 SP LV a3 a3 a2 a1 a2 SP LV a2 + a3 a3 a2 a1 SP LV a3 a2 a2 + a3 (a) (b) (c) (d) TE Arquitetura e Organização de omputadores Microarquitetura p. 23

24 Um exemplo de nível ISA: a IJVM Modelo de memória da IJVM Duas opções de visualização: Vetor de 2 32 bytes = 4 GB Vetor de 2 30 palavras (cada palavra = 4 bytes) As instruções da IJVM só podem ter acesso à memória indexando-a com ponteiros 1. Pool de onstantes Programas IJVM não podem escrever nessa área que armazena constantes, strings e ponteiros para outras áreas da memória PP aponta para o endereço da primeira palavra TE Arquitetura e Organização de omputadores Microarquitetura p. 24

25 Um exemplo de nível ISA: a IJVM Modelo de memória da IJVM 1. Quadro de Variáveis Locais Armazena variáveis locais (procedimentos) LV aponta para a base do quadro de variáveis locais corrente 2. Pilha de Operandos Localiza-se imediatamente acima do quadro de variáveis locais SP aponta para o endereço de mais alta ordem 3. Área de Procedimento Armazena o programa P armazena o endereço da instrução a ser executada TE Arquitetura e Organização de omputadores Microarquitetura p. 25

26 Um exemplo de nível ISA: a IJVM Modelo de memória da IJVM urrent Operand Stack 3 SP urrent Local Variable Frame 3 Local Variable Frame 2 LV onstant Pool Local Variable Frame 1 Method Area P PP Área de Procedimento: vetor de bytes Pool de onstantes: vetor de palavras Pilha de Operandos: vetor de palavras Quadro de Variáveis Locais: vetor de palavras TE Arquitetura e Organização de omputadores Microarquitetura p. 26

27 Um exemplo de nível ISA: a IJVM onjunto de instruções da IJVM Manipulação de pilha BIPUSH byte (0x10): coloca byte na pilha DUP (0x59): copia topo e coloca no topo ILOAD varnum (0x15): coloca uma variável local no topo da pilha ISTORE varnum(0x36): retira palavra do topo e armazena numa variável local LD_W ndice(0x13): coloca no topo uma constante vinda do Pool de onstantes POP (0x57): retira da pilha a palavra do topo SWAP (0x5F): troca de posição as duas palavras do topo da pilha TE Arquitetura e Organização de omputadores Microarquitetura p. 27

28 Um exemplo de nível ISA: a IJVM onjunto de instruções da IJVM Operações aritméticas IADD (0x60): retira as duas palavras do topo, soma-as e armazena o resultado no topo ISUB (0x64): retira as duas palavras do topo, subtrai-as e armazena o resultado no topo Operações lógicas IAND (0x7E): retira as duas palavras do topo, realiza um AND e armazena o resultado no topo IOR (0x80): retira as duas palavras do topo, realiza um OR e armazena o resultado no topo TE Arquitetura e Organização de omputadores Microarquitetura p. 28

29 Um exemplo de nível ISA: a IJVM onjunto de instruções da IJVM Desvios GOTO desl (0xA7): desvio incondicional IFEQ desl (0x99): retira o topo e desvia se for igual a zero IFLT desl (0x9B): retira o topo e desvia se for menor que zero IF_IMPEQ desl (0x9F): retira as duas palavras do topo e desvia se forem iguais hamadas a procedimentos INVOKEVIRTUAL desl (0xB6): chama um procedimento IRETURN (0xA): retorna de um procedimento trazendo um inteiro TE Arquitetura e Organização de omputadores Microarquitetura p. 29

30 ompilação de JAVA para IJVM Java Assembly ISA i=j+k; ILOAD J 0x15 0x02 if (i==3) ILOAD K 0x15 0x03 k=0; IADD 0x60 else ISTORE I 0x36 0x01 j=j-1; ILOAD I 0x15 0x01 BIPUSH 3 IF_IMPEQ L1 ILOAD J BIPUSH 1 ISUB ISTORE J GOTO L2 0x10 0x03 0x9F 0x00 0x0D 0x15 0x02 0x10 0x01 0x64 0x36 0x02 0xA7 0x00 0x07 L1: BIPUSH 0 0x10 0x00 ISTORE K L2: 0x36 0x03 TE Arquitetura e Organização de omputadores Microarquitetura p. 30

31 Implementação da IJVM Main 1 P=P+1; fetch; goto(mbr) nop1 goto Main 1 iadd1 MAR=SP=SP-1; rd iadd2 H=TOS iadd3 MDR=TOS=MDR+H; wr; goto Main 1 isub1 MAR=SP=SP-1; rd isub2 H=TOS isub3 MDR=TOS=MDR-H; wr; goto Main 1 dup1 MAR=SP=SP+1 dup2 MDR=TOS; wr; goto Main 1 TE Arquitetura e Organização de omputadores Microarquitetura p. 31

32 Implementação da IJVM bipush1 SP=MAR=SP+1 bipush2 P=P+1; fetch bipush3 MDR=TOS=MBR; wr; goto Main 1 iload1 H=LV iload2 MAR=MBRU+H; rd iload3 MAR=SP=SP+1 iload4 P=P+1; fetch; wr iload5 TOS=MDR; goto Main 1 TE Arquitetura e Organização de omputadores Microarquitetura p. 32

33 Pipeline IFU Reg IFU Reg IFU Reg IFU Reg 1 A B A B A B A B IFU Reg IFU Reg IFU Reg IFU Reg 2 A B A B A B A B IFU Reg IFU Reg IFU Reg IFU Reg Instruction 3 A B A B A B A B IFU Reg IFU Reg IFU Reg IFU Reg 4 A B A B A B A B ycle 1 ycle 2 ycle 3 ycle 4 Time TE Arquitetura e Organização de omputadores Microarquitetura p. 33

34 Pipeline swap1 swap2 swap3 swap4 swap5 swap6 ciclo MAR=SP-1; rd MAR=SP H=MDR; wr MDR=TOS MAR=SP-1; wr TOS=H; goto Main1 1 B=SP 2 =B-1 B=SP 3 MAR=; rd =B 4 MDR=mem MAR= 5 B=MDR 6 =B B=TOS 7 H=; wr =B B=SP 8 mem=mdr MDR= =B-1 B=H 9 MAR=; wr =B 10 mem=mdr TOS= 11 goto(mbr) TE Arquitetura e Organização de omputadores Microarquitetura p. 34

35 Velocidade x usto Metodologias para aumentar a velocidade de execução Reduzir o número de ciclos necessários à execução de instruções Simplificar a organização da máquina, de modo a reduzir o período de clock Sobrepor a execução de instruções TE Arquitetura e Organização de omputadores Microarquitetura p. 35

36 Redução do caminho de execução União do loop de interpretação com microcódigo pop1 MAR=SP=SP-1; rd pop1 MAR=SP=SP-1; rd pop2 Main1.pop P=P+1; fetch pop3 TOS=MDR; goto Main1 pop3 TOS=MDR; goto(mbr) Main 1 P=P+1; fetch; goto(mbr) TE Arquitetura e Organização de omputadores Microarquitetura p. 36

37 Redução do caminho de execução Arquitetura com três barramentos: inclusão de um barramento A para a entrada esquerda da UAL Unidade de busca de instruções: busca de instruções a cargo de uma unidade independente; UAL restrita execução de instruções propriamente dita TE Arquitetura e Organização de omputadores Microarquitetura p. 37

38 Redução do caminho de execução Memory MAR control registers To and from main memory Instruction fetch unit (IFU) MDR P MBR1 MBR2 SP ontrol signals Enable onto B bus LV PP Write bus to register TOS bus OP H B bus A bus latch A latch B latch control 6 N Z TE Arquitetura e Organização de omputadores Microarquitetura p. 38