Tecnologias SoC e CAN em sistemas de controle distribuído

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1 Tecnologias SoC e CAN em sistemas de controle distribuído do Jean Mimar Santa Cruz Yabarrena Maio 2006 Agenda Objetivo e Motivação Introdução a Sistemas de tempo real, sistema embarcado, SoC,, barramentos de campo Implementação Resultados Conclusões e Provocações 1

2 Objetivo O Objetivo deste trabalho é implementar um SoC para um sistema de controle. Desafio do design. Estrategias de projeto e validação de IP cores (CAN, quadrature,, PWM) A motivacão na area aeroespacial e mudança de paradigmas. Introdução Sistemas de tempo real Hard Real-Time (Ciclico) Soft Real-Time (event-driven) Probabilidade Probabilidade deadine deadine frontera t1 ta t2 Probabilidade t1+t3 ta t2+t4 t1 ta Probabilidade t1 t3 t2 t4 limite Fonte: EPFL 2

3 Introdução Sistemas embarcados CRISE DE IDENTIDAD Sistema de Tempo-Real e Sistema Embarcado Embarcado Tempo-Real Suposição popular respeito a Sistema Embarcado e de Tempo-Real Fonte: Montavista Linux TM Introdução Visão real dos sistemas Firm real-time e Weakly real-time (Guillen Bernat) Fonte: Montavista Linux TM 3

4 Evolução dos sistemas Complexidade e Densidade do Sistema Componentes residem num Chip Componentes são grandes In-room interconnect Componentes residem numa caixa On-board interconnect On-chip interconnect Tempo Sistemas antigos Sistemas recentes Sistemas modernos Processo de desenho SoC Escolha do chip com hard cores embarcados Inserir soft cores requeridos Incluir user logic 4

5 Introdução Protocolos de Campo Redes para aplicações Safety- critical MILSTD 1553 ARINC629 Boeing 777 SAFEbus ARINC659 (Honeywell)) Boeing 777 4X TTA. Time Triggered Architecture(U. Vienna) ) Audi Volkswagen. SPIDER Scalable Processor- Independent Design for Electromagnetic Resilience (NASA Langley RC) DO-254 FlexRay BMW, DaimlerChrysler, Motorola e Philips. TTP Airbus A380 Implementação Sistemas Tempo Real Sistemas Embarcados SoC Redes de campo Projeto de Mestrado 5

6 Implementação Software Hardware Morphware Por que FPGAs Plataforma pre-enginnered enginnered Tecnologia 90 nm. Software e metodologia Ferramentas avançadas adas de depuração Suporte de RTOS, vendedores de arquiteturas Co-design 1

7 1958 A device having multiple electrical components and their interconnects manufactured on a single substrate mm. Noções de Espaço Tempo 30mm. Virtex-II Pro 30mm. Computer Architecture, Computer Organization and Design, Patterson & Hennessy,

8 Implemetação Software Software Software Software Hardware Morphware Morphware Morphware Rede Implementação CAN Bus TMS320F2812 Virtex-II Pro Virtex-II Pro Spartan 2e 3

9 Implementação Hardware The ezdsp F2812 TMS320F2812 Digital Signal Processor 150 MIPS operating speed 18K words on-chip RAM 128K words on-chip Flash memory 64K words off-chip SRAM memory 30 MHz. clock 2 Expansion Connectors (analog, I/O) Onboard IEEE JTAG Controller 5-volt only operation with supplied AC adapter TI F28xx Code Composer Studio tools driver On board IEEE JTAG emulation connector Implementação Morphware Virtex Pro II XC2VP30 Virtex-2 2 Pro XC2VP30 FPGA with 30,816 Logic Cells,, bit multipliers,, 2,448Kb of block RAM, and two PowerPC Processors DDR SDRAM DIMM that can accept up to 2Gbytes of RAM 10/100 Ethernet port USB2 port Compact Flash card slot XSGA Video port Audio Codec SATA, and PS/2, RS-232 ports High and Low Speed expansion connectors with a large collection of available expansion boards 4

10 Implementação Morphware Spartan 2e XC2S200E System gates 200K Logic cells BRAM 56Kbits DLL 4 I/O 289 Arquitetura Virtex II Pro Configurable logic block (CLB) 5

11 Arquitetura Virtex II Pro Configurable logic block (CLB) Input Output Block (IOB) Arquitetura Virtex II Pro Configurable logic block (CLB) Input Output Block (IOB) 18 Kb Block RAM 1

12 Arquitetura Virtex II Pro Configurable logic block (CLB) Input Output Block (IOB) 18 Kb Block RAM 18x18 bit multiplier Arquitetura Virtex II Pro Configurable logic block (CLB) Input Output Block (IOB) 18 Kb Block RAM 18x18 bit multiplier 2.5 Gbps Rocket I/O transceiver 2

13 Arquitetura Virtex II Pro Configurable logic block (CLB) Input Output Block (IOB) 18 Kb Block RAM 18x18 bit multiplier 2.5 Gbps Rocket I/O transceiver Digital Clock Manager (DCM) Arquitetura Virtex II Pro Configurable logic block (CLB) Input Output Block (IOB) 18 Kb Block RAM 18x18 bit multiplier 2.5 Gbps Rocket I/O transceiver Digital Clock Manager (DCM) Power PC CPU core 3

14 Arquitetura Virtex II Pro Configurable logic block (CLB) Input Output Block (IOB) 18 Kb Block RAM 18x18 bit multiplier 2.5 Gbps Rocket I/O transceiver Digital Clock Manager (DCM) Processor block Global and local routing Arquietura Virtex II Pro Configurable logic block (CLB) Input Output Block (IOB) 18 Kb Block RAM 18x18 bit multiplier 2.5 Gbps Rocket I/O transceiver Digital Clock Manager (DCM) Processor block Global and local routing CANBus Controller 4

15 SoC Alvo: : Controle do motor DC IP quadrature PWM CAN controller SoC Integração Bus-on on-chip PWM Encoder CAN Microblaze 5

16 Arquitetura System on PC baseado no padrão CoreConnect PWM Encoder Resultados IP PWM 1

17 Resultados IP Encoder Controlador CAN Resultados 2

18 Resultados SOF ID RTR IDE r0 DLC Dado Bit stuffing Arquitetura de desenvolvimento C/C++ code Compiler / Linker PPC code in offchip memory Object code.elf PPC code in onchip memory Standard Software Flow Standard Data2BRAM Hardware Flow Download to FPGA.bit VHDL / Verilog Simulator Synthesizer Place & Route Download to FPGA Debugger Chip Scope Pro Tools 3

19 Integração do sistema Resultados 90nm. Footprint 180nm. 4

20 Recursos utilizados no teste do controlador CAN (8Kgates( 8Kgates) Recursos utilizados no teste do SoC Virtex-II Pro Spartan 2e 5

21 Estudo de caso Controle do motor MAXON PID, SoC, Loop de controle via Rede Visão projetada do Sistema CAN bus 1

22 Visão global do sistema Resposta Degrau Kp = 0,5 Ki = 0,033 Kd = 0,1095 CAN 1Mbps Set_point = 70rad/s rpm. 2

23 VÍDEO 1 - Rede de controle 4 nós VÍDEO 2 - Degrau de rpm (70 rad/s) 3

24 Conclusões Ferramentas e conhecimento é possível redirecionar dominio absoluto de software para harware. Co-design usando Microblaze Os IP podem ser reutilizados em outras pesquisas O processo de escolha da arquitetura abrangente. Cinco formas de implementar un SoC 4

25 Trabalhos futuros Implementação TTCAN Estudo comparativo DSP FPGA Estudo RTOS em SoC Impacto dos tempos nos sistemas de controle baseados em rede Injeção de erro no barramento (70 controladores CAN) Provocações FPAA FPPA FPGA 5

26 Provocações Provocações 6

27 Provocações Obrigado. 7