Algoritmos para Escalonamento de Instruções e Alocação de Registradores na Infraestrutura LLVM

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Raquel Castilhos
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1 Algoritmos para Escalonamento de Instruções e Alocação de Registradores na Infraestrutura LLVM Lucas da Costa Silva Orientador: Prof. Dr. Ricardo Ribeiro dos Santos Faculdade de Computação Universidade Federal de Mato Grosso do Sul Campo Grande MS Brasil 10 de maio de 2011

2 Sumário Fundamentação teórica Integração entre Escalonamento de Instruções e Alocação de Registradores 2D-VLIW Arquitetura 2D-VLIW Algoritmo de Escalonamento e Alocação de Registradores Baseado em Isomorfismo de Subgrafos LLVM Proposta de Trabalho

3 Fundamentação teórica Escalonamento de Instruções: Atribui operações a recursos físicos Ordenação específica Alocação de Registradores: Mapeia os registradores virtuais para os físicos da arquitetura alvo Live range Bloco Básico Grafo de Interferência G = (V, E)

4 Fundamentação teórica Alocação de Registradores por Coloração de Vértices: renumber build coalescing spill costs simplify spill code select Figura: Fases do algoritmo de Coloração de Vértices

5 Fundamentação teórica Alocação de Registradores por Coloração de Vértices: Algoritmo 1 Algoritmo para exemplo de alocação de registradores live in (a,d) b=5 loop: c=b+a b=b-1 if b 0 goto loop live out (c,d)

6 Fundamentação teórica Alocação de Registradores por Coloração de Vértices: live in(a,d) b=5 c=a+b b=b-1 live out (c,d) Figura: Exemplo de Alocação de Registradores: Blocos básicos

7 Fundamentação teórica Alocação de Registradores por Coloração de Vértices: a b c d Figura: Exemplo de Alocação de Registradores: Live ranges

8 Fundamentação teórica Alocação de Registradores por Coloração de Vértices: c d b a Figura: Exemplo de Alocação de Registradores: Grafo de Interferência

9 Fundamentação teórica Alocação de Registradores por Coloração de Vértices: b c a Figura: Exemplo de Alocação de Registradores: Spill na variável d

10 Fundamentação teórica Alocação de Registradores por Coloração de Vértices: Algoritmo 2 Algoritmo para exemplo de alocação de registradores com spill code live in (a,d1) M[Dloc] = d1 b=5 loop: c=b+a b=b-1 if b 0 goto loop d2=m[dloc] live out (c,d2)

11 Fundamentação teórica Alocação de Registradores por Coloração de Vértices: d2 c d1 b a Figura: Exemplo de Alocação de Registradores: Grafo de Interferência depois do Spill code

12 Fundamentação teórica Alocação de Registradores por Coloração de Vértices: c b d2 a Figura: Exemplo de Alocação de Registradores: Simplify da variável d1

13 Fundamentação teórica Alocação de Registradores por Coloração de Vértices: c (r3) b (r1) d2 (r1) a (r2) Figura: Exemplo de Alocação de Registradores: Select nas variáveis a, b, c e d2

14 Fundamentação teórica Alocação de Registradores por Coloração de Vértices: d2 (r1) c (r3) d1 (r1) b (r1) a (r2) Figura: Exemplo de Alocação de Registradores: Select na variável d1

15 Fundamentação teórica Alocação de Registradores por Coloração de Vértices: Algoritmo 3 Algoritmo para exemplo de alocação de registradores com registradores físicos live in (r2,r1) M[Dloc] = r1 r1=5 loop: r3=r1+r2 r1=r1-1 if r1 0 goto loop r1=m[dloc] live out (r3,r1)

16 Fundamentação teórica - Integração O escalonamento pode ser aplicado a uma linguagem intermediária tanto antes da alocação de registradores (prepass) quanto depois (postpass). Prepass: explora o paralelismo aumenta a possibilidade de spill code Postpass: restringe a exploração do paralelismo não aumenta a ocorrência de spill code

17 Fundamentação teórica - Integração Integrated Prepass Scheduling integrado no prepass Combinação de duas técnicas: CSP: reduz o atraso do paralelismo CSR: minimiza o uso de registradores Ideia: Manter um número de registradores disponíveis durante o escalonamento Quando há registradores suficientes, o escalonador usa CSP para reduzir o atraso do paralelismo Quando o número de registradores disponíveis alcança um limite inferior, o escalonador troca para o CSR para controlar o uso de registradores

18 Fundamentação teórica - Integração DAG-Driven Register Allocation integrado no postpass Ideia: Se o número de registradores é maior que a largura do DAG, a geometria permanece inalterada durante a alocação de registradores Caso contrário, a alocação irá reduzir a largura do DAG para um número menor ou igual ao número de registradores Estratégias para controlar o crescimento da altura são: exploração das dependências livres de Write-After-Read (WAR) e o balanceamento de crescimento do DAG

19 Fundamentação teórica - Integração Pinter apresenta uma abordagem baseada em (parallelizable interference graph) G: Seja G s = (V s, E s ) o grafo de escalonamento. Cada vértice v V s corresponde a uma instrução do código intermediário. Há uma aresta direcionada (u, v) E s, de u para v se u deve ser executado antes de v Seja G r = (V r, E r ) o grafo de interferência. Cada vértice v V r representa um live range de um registrador virtual. Há um aresta não direcionada {u, v} E r se e somente se live ranges u e v se interferem

20 Fundamentação teórica - Integração Pinter apresenta uma abordagem baseada em (parallelizable interference graph) G: Seja G f = (V f, E f ). V f = V s. Definido o conjunto E t contendo exatamente restrições da máquina no escalonamento. O par {u, v} E f é dado por u, v V f, u v e {u, v} / E t Seja G = (V, E) o grafo de interferência paralelo. V = V r. E = E r {{u, v} : {u, v} E f and u, v V }

21 Fundamentação teórica - Integração Simplify: remove v e atualiza G se há um vértice v V com grau menor do que r Spill Cost: se V não estiver vazio escolhe um vértice v V com menor custo e coloca v na lista de spill Select: colore o grafo se não há spill Spill: para cada item na lista de spill refazer o procedimento de coloração

22 2D-VLIW Figura: Visão da 2D-VLIW

23 2D-VLIW Ideia: Obtem um subgrafo do grafo da arquitetura que seja isomorfo ao grafo do programa O grafo da arquitetura é dotado com vértices representando os registradores temporários e globais O subgrafo indica exatamente quais recursos do processador devem ser utilizados por cada operação Possibilita a alocação de registradores simultânea com a fase de escalonamento Algoritmo guloso baseado em list scheduling

24 2D-VLIW Figura: Escalonamento de instruções baseado em isomorfismo de subgrafos

25 2D-VLIW Algoritmo 4 Algoritmo de escalonamento de instruções 2D- VLIW baseado em isomorfismo de subgrafos e alocação de registradores. ENTRADA: Grafo de entrada G 1 e grafo base G 2. SAÍDA: Conjunto de instruções 2D-VLIW. Sched(DAG: G 1, BASE GRAPH: G 2 ) 1) topological order(g 1 ); 2) G 2 =subg iso sched alloc(g 1, G 2, tag); 3) while (G 2 == NULL) 4) switch(tag) 5) case 1 : base graph resize(g 2 ); 6) case 2 : DAG stretch(g 1 ); 7) case 3 : DAG split(g 1 ); 8) G 2 =subg iso sched alloc(g 1, G 2, tag); 9) end while 10) create 2D-VLIW instruction(g 2 );

26 LLVM O compilador Low-Level Virtual Machine (LLVM) é uma infraestrutura modular construída com uma coleção de ferramentas reutilizáveis Font-end Compilador estático LLVM IR LLVM Object Otimizações Back-end Assembly Código Nativo Figura: Diagrama representando o esquema de geração de executáveis no LLVM

27 LLVM Figura: Exemplo de código em C e em LLVM IR

28 LLVM Front-end LLVM Back-end Seleção de Instrução Escalonamento Otimização Alocação de Registradores Inserção de código Prólogo/Epílogo Otimizações tardias Emissão de código Fast ListScheduling Fast Linear Scan PBQP Assembly Código nativo Figura: Fases do LLVM na geração de código

29 LLVM Front-end LLVM Back-end Seleção de Instrução Escalonamento Otimização Alocação de Registradores Inserção de códi Fast ListScheduling Fast Linear Scan PBQP Figura: Fases do LLVM na geração de código

30 LLVM Front-end LLVM Back-end ação de Registradores Inserção de código Prólogo/Epílogo Otimizações tardias Emissão de código Linear Scan PBQP Assembly Código nativo Figura: Fases do LLVM na geração de código

31 LLVM fadd:f32 fmul:f32 z fadd:f32 y w x Figura: SelectionDag (fadd:f32 (fmul:f32 (fadd:f32 W, X), Y), Z)

32 LLVM 1 Criar uma subclasse da classe TargetMachine que descreve as características da arquitetura alvo 2 Descrever o conjunto de: 1 registradores do alvo 2 instruções para a arquitetura 3 seleção e conversão do LLVM IR para uma representação em DAG das instruções para instruções nativas da arquitetura alvo 3 Escrever código para um assembly printer que converte LLVM IR para um formato GAS (GNU Assembler) para arquitetura alvo

33 LLVM Figura: Definição da instrução add em X86

34 Proposta de Trabalho 1 Estender e integrar as fases da geração de código de forma a modificar os DAGs necessários para o algoritmo de isomorfismo de subgrafos 2 Projetar e implementar no LLVM a geração de código para a máquina da arquitetura 2D-VLIW 3 Avaliar experimentalmente e verificar métricas para mensurar o desempenho em diferentes arquiteturas 4 Preparar artigos e documentos para serem submetidos em eventos e periódicos da área

35 Proposta de Trabalho Atividades 1 Projeto e estruturação de algoritmos de escalonamento e alocação de registradores 2 Implementação de algoritmos de escalonamento e alocação de registradores junto à infraestrutura LLVM 3 Experimentação e avaliação de desempenho para efeitos de comparação com trabalhos relacionados 4 Preparar e organizar artigos e documentos científicos para serem submetidos em eventos e periódicos da área 5 Preparação e escrita da Dissertação de Mestrado a ser submetida para o PPGCC/FACOM-UFMS

36 Obrigado

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