13 CIRCUITOS DIGITAIS MOS

13 CIRCUITOS DIGITAIS MOS 13.1. CONCEITOS BÁSICOS 13.1.1. Tecnologias de CIs Digitais e Famílias de Circuitos Lógicos Cada família é fabricada com uma mesma tecnologia, possui a mesma estrutura e oferece certas vantagens e desvantagens. Figura 13.1. Tecnologias de CIs digitais e famílias de circuitos lógicos CMOS: Substituiu a NMOS (empregada na década de 70) e também a tecnologia bipolar no projeto de circuitos digitais pelos seguintes motivos: o Dissipam muito menos potência do que os circuitos lógicos bipolares, aumentando a escala de integração. o Possuem alta impedância de entrada, permitindo a utilização de armazenamento de carga como meio de armazenar informação em circuitos lógicos como de memória. Isto não pode ser feito em transistores bipolares. o A dimensão mínima (comprimento do canal) tem diminuído nos últimos anos chegando atualmente a comprimentos de cerca de 0,13µm, dando altas densidades de integração. Bipolar: Duas famílias baseadas no transistor bipolar ainda estão em uso: TTL e ECL. Alguns derivativos da família TTL foram criados como o TTL de baixa potência (lowpower), de alta velocidade (high-speed) e TTL Schottky (que empregam o diodo Schottky para evitar a saturação do transistor e obter velocidades de comutação maiores) mas mesmo assim o uso atual do TTL se restringe a circuitos integrados SSI e MSI (baixa e média escalas de integração). BiCMOS: Combina a alta velocidade de operação dos TBJs (transcondutância alta) com a baixa dissipação de potência CMOS (e outras vantagens). Pode ser usada em aplicações especiais, tanto em circuitos digitais como analógicos. 1

Arseneto de Gálio: Tecnologia ainda não viável comercialmente, sendo usada somente em projetos muito especiais. Possui altas velocidades de operação pela alta mobilidade dos elétrons no GaAs. 13.1.3. Estilos de Projeto para Sistemas Digitais A forma convencional de projetar sistemas digitais consiste no uso de circuitos integrados encapsulados com vários níveis de integração. Uma alternativa é usar uma ou mais pastilhas VLSI dedicadas (full custom IC chips). Entretanto isso só é viável quando o volume de produção é grande o suficiente (cerca de cem mil peças ou mais). Um estilo intermediário, conhecido por projeto semidedicado (semicustom), usa pastilhas com um conjunto de portas pré-fabricadas dispostas em forma de matriz (gate-array chips) e o projetista preocupar-se-á somente com o planejamento das interconexões. Um tipo mais recente de gate array, conhecido como FPGA (field-programmable gate array) pode ser programado diretamente pelo usuário. 13.2. PROJETO E ANÁLISE DO DESEMPENHO DO INVERSOR CMOS Estrutura do Circuito: Figura 13.4. (a) o inversor CMOS (b) representação como um par de chaves controladas de forma complementar O circuito inversor consiste em um par de MOSFETs complementares chaveados por uma tensão de entrada v I. O corpo de cada transistor está conectado a sua fonte eliminando o efeito de corpo. Na prática, as tensões de limiar V tn e V tp são iguais em módulo a V t, que está na faixa de 0,2 a 1 V, com valores mais próximos ao limite inferior nas técnicas modernas. A transição de estado lógico na saída do inversor CMOS pode ser projetada de forma a ocorrer exatamente no meio da excursão lógica entre 0 e V DD, ou seja, V DD /2 se forem escolhidas dimensões apropriadas dos transistores. A dissipação desprezível de potência estática do CMOS foi o fator que determinou a substituição do NMOS pelo CMOS na implementação de circuitos VLSI de alta densidade. 2

Algumas pastilhas já empregam V DD de 1,7 a 2,5 V para alimentar o núcleo interno, enquanto conservam a tensão externa de 3,3 V como padrão. Isso permite um nível de integração de dezenas de milhões de transistores e clocks de alguns GHz. Mesmo assim a potência dissipada em algumas CPUs de computadores pode chegar a valores como 70 W (p.ex. Athlon e Pentium IV). 13.3. CIRCUITOS COM PORTAS CMOS Estrutura básica: Um circuito lógico CMOS é uma extensão de um inversor CMOS, que consiste em um transistor de comando ou abaixador (pull-down) NMOS e um transistor de carga ou levantador (pull-up) PMOS, controlador de forma complementar pela tensão de entrada. As portas lógicas CMOS consistem basicamente em duas redes: a rede abaixadora (pull-down network PDN) construída com transistores NMOS e a rede levantadora (pull-up network PUN) construída com transistores PMOS. Figura 13.8. Representação de uma porta lógica de três entradas Por exemplo, o bloco PDN conduzirá para todas as combinações de níveis altos nas entradas que fazem a saída ficar em nível baixo (Y = 0). Ao mesmo tempo, o bloco PUN estará cortado para as mesmas combinações das entradas, garantindo o 0 na saída. O bloco PUN conduzirá para todas as combinações de níveis altos nas entradas que fazem a saída ficar em nível alto (Y = 1). Ao mesmo tempo, o bloco PDN estará cortado para as mesmas combinações das entradas, garantindo o 1 na saída (v Y = V DD ). Cada um dos blocos PDN e PUN utiliza dispositivos em paralelo para formar a função OU e dispositivos em série para formar a função E. 3

Figura 13.9. Exemplos de redes abaixadoras (PDN pull-down networks) Figura 13.10. Exemplos de redes levantadoras (PUN pull-up networks) A figura a seguir mostra os símbolos alternativos para os transistores MOS, que são empregados pelos projetistas de circuitos digitais. Figura 13.11. Símbolos de circuitos (a) usual e (b) alternativo para MOSFETs A Porta NOU (NOR) de Duas Entradas: Y = A + B = A B 4

Da equação, Y ficará em nível baixo (PDN conduzirá) quando A ou B estiver alto. Portanto, o bloco PDN consistirá de dois transistores NMOS em paralelo, com A e B como entradas. Da equação, Y ficará em nível alto (PUN conduzirá) quando A e B estiverem ambos em nível baixo. Portanto, o bloco PUN consistirá de dois transistores PMOS em série, com A e B como entradas. Figura 13.12. Porta NOU CMOS de duas entradas A Porta NE (NAND) de Duas Entradas: Y = AB = A + B Da equação, Y ficará em nível baixo (PDN conduzirá) quando A e B estiverem ambos em nível alto. Portanto, o bloco PDN consistirá de dois transistores NMOS em série, com A e B como entradas. Da equação, Y ficará em nível alto (PUN conduzirá) quando A ou B estiver em nível baixo. Portanto, o bloco PUN consistirá de dois transistores PMOS em paralelo, com A e B como entradas. Figura 13.13. Porta NE CMOS de duas entradas 5

Uma Porta Complexa: Y = A( B+ CD) = A+ B+ CD = A+ BCD = A+ B( C+ D) Figura 13.14. Realização da porta CMOS complexa A Função OU-exclusivo (XOR): Y = AB + Sendo dado Y, é mais fácil construir o bloco PUN. Como Y não é função somente de variáveis negadas, será necessário usar blocos inversores adicionais. Aplicando o teorema de De Morgan para obter a rede dual do bloco PUN e, assim, o bloco PDN, Y = A B + A B AB 6

Figura 13.15. Realização da função OU-exclusivo (a) bloco PUN (b) circuito completo Resumo do Método de Síntese: 1. O bloco PDN pode ser na maioria das vezes construído diretamente a partir da expressão de Y como função das variáveis de entrada. Se ocorrerem variáveis de entrada negadas, serão necessários inversores adicionais para gerar entradas nãonegadas. 2. O bloco PUN pode ser na maioria das vezes construído diretamente a partir da expressão de Y como função das variáveis de entrada negadas. Se ocorrerem variáveis de entrada não-negadas, serão necessários inversores adicionais para gerar entradas negadas. 13.4. CIRCUITOS LÓGICOS PSEUDO-NMOS Apesar de muitas vantagens, a tecnologia CMOS apresenta aumento de área e, conseqüentemente, aumento das capacitâncias e do atraso à medida que as portas lógicas se tornam mais complexas. Por este motivo, novos circuitos lógicos CMOS têm sido pesquisados. O Inversor Pseudo-NMOS: A figura a seguir apresenta uma forma modificada do inversor CMOS. Somente o transistor Q N é comandado pela tensão de entrada, enquanto Q P está permanentemente aterrado e age como uma carga ativa para Q N. 7

Figura 13.19. O inversor lógico pseudo-nmos O inversor pseudo-nmos é semelhante ao inversor NMOS com carga tipo depleção, usado no início da década de 70 e agora obsoleto, mas com características superiores. Ele também tem a vantagem de ser diretamente compatível com circuitos CMOS complementares. Síntese de Portas Pseudo-NMOS: Exceto pelo dispositivo de carga, o bloco PDN dos circuitos Pseudo-NMOS deve ser projetado da mesma forma que em portas CMOS complementares. Figura 13.22. Portas NOU e NE do tipo pseudo-nmos Observações: Os circuitos pseudo-nmos são preferidos em aplicações em que a saída permanece em nível alto a maior parte do tempo pois a porta dissipa potência estática apenas quando a saída está em nível baixo. Os circuitos pseudo-nmos também são preferidos quando as transições de interesse na saída ocorrem de nível alto para baixo pois o atraso na propagação pode ser feito tão pequeno quanto necessário. Um exemplo de uso está em decodificadores de endereço em memórias e memórias apenas de leitura (ROMs). 8