Segundo Trabalho Prático de Organização de Computadores B /2

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1 Segundo Trabalho Prático de Organização de Computadores B - 009/ Luís Armando Bianchin Instituto de Informática Universidade Federal do Rio Grande do Sul (UFRGS) Caixa Postal Porto Alegre RS Brazil. Introdução labianchin@inf.ufrgs.br Este trabalho consiste na execução e análise do algoritmo Rijndael em diferentes configurações de cache sobre um simulador de processador MIPS (SimpleScalar Sim- Cache). Variando-se, o tamanho total, tamanho de bloco e associatividade, a fim de analisarmos a variação da taxa de misses nas diferentes configurações.. Influência do tipo de mapeamento A partir da execução do benchmark em configurações de cache com tamanho total de Kbyte e tamanho de bloco de 3 bits, variando-se a associatividade, o número de conjuntos e a política de reposição obteve-se a tabela a seguir. Além disso, obtiveram-se os gráficos abaixo, com a variação taxa de misses na cache de instruções e de dados. LRU RAMDOM FIFO Conf. Nº Conj. Tam. Bloco Assoc. Icache Dcache Icache Dcache Icache Dcache A 3 3,9% 35,7%,9% 35,7%,9% 35,7% B 6 3,3% 3,60%,36% 3,30%,3% 33,73% C 8 3,3% 3,%,36% 3,37%,3% 33,5% D 3 8,3% 3,08%,35% 3,36%,3% 33,0% E 3 6,3% 3,07%,36% 3,35%,3% 3,99% F 3 3,3% 3,06%,37% 3,36%,3% 3,8%

2 ,0%,35%,30%,5% 36,00% 35,00% 3,00% 33,00% 3,00% 3,00% 3 Taxa de Misses na Cache de Intruções A B C D E F Taxa de Misses na Cache de Dados Considerando a cache de dados, para todas as configurações, a política de substituição de entradas que obteve o melhor desempenho, foi a Least Recently Used, onde a entrada a ser substituída é aquela que foi utilizada mais remotamente. A causa desse melhor desempenho do algoritmo LRU é a provável alta localidade temporal dos dados em ambos os benchmarks, ou seja, os dados mais recentemente usados têm maior probabilidade de serem utilizados novamente. Portanto, busca-se substituir as entradas com menor probabilidade de serem utilizadas nas próximas instruções, ou seja, as entradas da cache que há mais tempo não são acessadas. Com essas configurações, sabe-se que a primeira linha da tabela representa a cache com mapeamento direto. Lembrando que em mapeamento direto a política de substituição não influi no desempenho, já que no momento que há um miss o bloco a ser trazido da memória já possuí uma posição a ser alocado na cache, em que o índice é a parte menos significativa do endereço. Com esses dados, pode-se perceber também que a melhor combinação de configuração seria cache de instruções com mapeamento direto e cache de dados com mapeamento completamente associativo com política de reposição LRU. Analisando o aumento da associatividade, e conseqüente diminuição do número de conjuntos, percebe-se que a taxa de misses da cache de dados diminui, já que se obtêm um ganho da localidade temporal, em que os dados tendem a ser acessados novamente várias vezes. Já a cache de instruções não obteve ganho com o aumento da associatividade, na realidade até perdeu desempenho ao aumentar associatividade de para e diminuir o número de conjuntos de 3 para 6. LRU RAMDOM FIFO A B C D E F LRU RAMDOM FIFO

3 3. Influência do tamanho de bloco Variando-se o tamanho de bloco e o número de conjuntos, e mantendo-se fixa a associatividade em (mapeamento direto) e política de reposição LRU, obteve-se a tabela e o gráfico a seguir. Conf. Nº Conj. Tam Bloco Assoc. Política Icache Dcache A 8 8 LRU 80,5% 39,38% B 6 6 LRU,06% 36,% C 3 3 LRU,9% 35,7% D 6 6 LRU,% 37,5% E 8 8 LRU 0 0 F 56 LRU 0 0 G 5 LRU 0 0 H 0 LRU Taxa de Misses em Diferentes Tamanhos de Blocos Icache Dcache A B C D E F G H Configuração Deve-se salientar que nas configurações onde ocorreu um miss de 00% foram ocasionadas devido a um fatal error na execução da primeira instrução do algoritmo. Observa-se que o aumento do tamanho de bloco traz um ganho de desempenho na cache de instruções, já que favorece a localidade espacial, em que as instruções são executadas seqüencialmente no espaço da memória. Já a cache de dados obteve pouco ganho em com o aumento do tamanho de bloco, na realidade obteve até um pouco de perda ao variar o tamanho do bloco de 3 para 6. Isso deve-se, principalmente pois o algoritmo não faz muitos acessos seqüenciais a dados.

4 . Influência do tamanho total da cache e do tamanho de bloco Já variando-se a configuração do tamanho total, do tamanho de bloco e da associatividade obtiveram-se as tabelas e gráficos a seguir. Tam. Total Nº Conj. Tam. Bloco Assoc Política Icache Dcache k 6 6 LRU,06% 36,% k 8 6 LRU,05% 8,08% k 56 6 LRU,05%,% 8k 5 6 LRU 8,6% 6,70% 6k 0 6 LRU 3,6%,0% 3k 08 6 LRU,7% 0,08% Tam. Total Nº Conj. Tam. Bloco Assoc Política Icache Dcache k 3 3 LRU,9% 35,7% k 6 3 LRU,3% 6,55% k 8 3 LRU,3%,7% 8k 56 3 LRU 5,8% 6,57% 6k 5 3 LRU,3%,0% 3k 0 3 LRU,9% 0,09% Tam. Total Nº Conj. Tam. Bloco Assoc Política Icache Dcache k 3 6 LRU,% 35,% k 6 6 LRU,05% 7,75% k 8 6 LRU,05%,07% 8k 56 6 LRU 3,98%,8% 6k 5 6 LRU,56% 0,80% 3k 0 6 LRU 0,0% 0,0% Tam. Total Nº Conj. Tam. Bloco Assoc Política Icache Dcache k 6 3 LRU,3% 3,60% k 3 3 LRU,8% 5,58% k 6 3 LRU,3%,76% 8k 8 3 LRU 7,5%,8% 6k 56 3 LRU,9% 0,6% 3k 5 3 LRU 0,0% 0,0% Tam. Total Nº Conj. Tam. Bloco Assoc Política Icache Dcache k 6 6 LRU,% 3,86% k 3 6 LRU,05% 8,% k 6 6 LRU,05%,98% 8k 8 6 LRU,05%,73% 6k 56 6 LRU,6% 0,7% 3k 5 6 LRU 0,0% 0,0% Tam. Total Nº Conj. Tam. Bloco Assoc Política Icache Dcache k 8 3 LRU,3% 3,% k 6 3 LRU,8% 5,63% k 3 3 LRU,3%,66% 8k 6 3 LRU,3%,3% 6k 8 3 LRU,3% 0,% 3k 56 3 LRU 0,0%

5 ,00% 5,00% 5,00% 3 Icache para Blocos de 6 k k k 8k 6k 3k Dcache para Blocos de 6 k k k 8k 6k 3k Icache para Blocos de 3 k k k 8k 6k 3k Dcache para Blocos de 3 k k k 8k 6k 3k

6 Comparando-se as configurações que possuem mesma associatividade e mesmo tamanho total da cache, pode-se notar o ganho ao utilizar-se um tamanho de bloco maior. Já que com isso há um notável ganho na cache de instruções devido a localidade espacial, em que quando ocorre um miss traz-se também a instrução a seguir a que está sendo levada a cache, sendo que essa tende a ser a próxima a ser executada. Percebe-se que a taxa de misses caiu aproximadamente em 50% para cache de instruções, já que a cache de dados não houve um ganho tão significativo, provavelmente pois o algoritmo não acessa tanto dados seqüenciais. Analisando-se o aumento do tamanho da cache, mantendo-se o mesmo tamanho de bloco entre as associatividades, e, observa-se, que o ganho foi mais significativo ao aumentar-se o tamanho da cache de 8k para 6k na cache de instruções. Já para a cache de dados também houve ganho de desempenho com o aumento do tamanho total da cache, porém esse ganho foi melhor distribuído conforme o aumento do tamanho da cache. 6. Conclusão Com essas análises foi possível verificar que uma configuração de cache ideal possuiria um tamanho total um pouco grande, tamanho de bloco não tão pequeno para beneficiar-se da localidade espacial -, e uma associatividade, a qual apresenta uma melhor relação custo-benefício.