Objetivos. Arquitetura RISC vs. CISC. Evolução Da Arquitetura De Computadores. Roteiro. Evolução Da Arquitetura De Computadores CISC

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1 Arquitetura RISC vs. CISC Edward David Moreno Objetivos Ao final desta apresentação o aluno deverá ser capaz de: Reconhecer máquinas RISC Diferenciar máquinas RISC de CISC Conhecer algumas das vantagens das máquinas RISC Arquitetura - Edward Moreno 1 Arquitetura - Edward Moreno 2 Roteiro Evolução da Arquitetura de Computadores Máquinas CISC Motivação para um conceito diferente Máquinas RISC RISC x CISC Exercício : Debate Bibliografia Arquitetura - Edward Moreno 3 Evolução Da Arquitetura De Computadores Até meados da década de 80: Baseados em concepções surgidas na década de 60; Configuração básica: Única CPU; Memória externa; 8 a 16 registradores; Milhares de instruções; Modos complexos de endereçamento; Arquitetura - Edward Moreno 4 Evolução Da Arquitetura De Computadores Final da década de 70: Enorme volume de atividades voltadas para otimização do funcionamento dos computadores; Maiores contribuições: Inovações; Ganhos de performance; Maiores modificações: O conceito de máquina RISC; Arquiteturas paralelas: Arquitetura - Edward Moreno 5 CISC Computador com conjunto de instruções reduzidos ( Complex Instruction-set Computer) Exemplos: IBM 360, DEC VAX, Intel 80386, Motorola Arquitetura - Edward Moreno 6 1

2 CISC Máquinas CISC registradores, memória acesso indireto via posição de memória conteúdo da memória acessada é usado como novo endereço Ex: O registrador N recebe o conteúdo do endereço de memória B cujo endereço de B está armazenado no endereço C da memória. (opsss!!) Arquitetura - Edward Moreno 7 tipos de instrução bastante variados geralmente com múltiplas maneiras de endereçar operandos; comprimento variável de instruções (nº. de bits) múltiplos de byte não exigência de alinhamento em memória Arquitetura - Edward Moreno 8 Características das Instruções CISC Início os primeiros computadores com conjunto simples de instruções. Custo do hardware foi caindo e portanto foi possível desenvolver cada vez mais recursos no hardware conjunto de instruções cada vez maior e mais complexo, o que motivou o aparecimento dos microprogramas nos anos 60 e 70. Uma máquina CISC em geral possui de 120 a 350 instruções com diferentes formatos para dados e instruções. Conjunto pequeno de registradores gerais, de 8 a 24 (generalpurpose-register GPRs) Máquinas CISC Se, por um lado, temos: código resultante mais compacto! Por outro lado, temos: lógica interna da CPU muito mais complexa Arquitetura - Edward Moreno 9 Arquitetura - Edward Moreno 10 Máquinas CISC Um processador escalar simples executa instruções com operandos em ponto fixo. Modernos podem tem ambos: unidades em ponto fixo e em ponto flutuante. Em função da complexidade das instruções, um Processador Escalar CISC pode ser construído em um único CHIP ou montado em múltiplos CHIPs sobre uma placa Tabela a seguir mostra alguns exemplos de máquinas CISC. Arquitetura - Edward Moreno 11 Motivação Qual o tipo de instrução mais utilizado? É o comando de atribuição (resultado estatístico em programas de computadores escritos em diversas linguagens de programação) Influência na performance: Memória externa são em geral muito mais lenta do que acesso a registradores internos do processador Arquitetura - Edward Moreno 12 2

3 Motivação Gasto com decodificação de microinstruções do microprograma, que se tornavam mais complexas a medida que as máquinas CISC se desenvolviam. Maioria das instruções possuía um grande número de modos de endereçamento; RISC Computador com Conjunto de Instruções Reduzidos; (Reduced Instruction Set Computer) Apresenta um conjunto de instruções mais simples e verticais; Arquitetura - Edward Moreno 13 Arquitetura - Edward Moreno 14 RISC RISC tipos de instrução mais restritos menor variação nas maneiras de endereçar operandos load/store são essenciais para acessar memória comprimento fixo de instruções múltiplos de palavras de 32 ou 64 bits alinhamento de dados em fronteira de 32 bits Arquitetura - Edward Moreno 15 Se, por um lado, temos: Código resultante mais extenso. Por outro lado, temos: Lógica interna da CPU muito mais simples Arquitetura - Edward Moreno 16 Filosofia de Projeto RISC Data path 1. Analisar as aplicações e encontrar as operações chave; 2. Projetar um "data path" que seja ótimo para as operações chave; 3. Projetar instruções que realizam as operações chave usando o data path ; 4. Adicionar outras instruções somente se estas não prejudicam o desempenho da máquina; 5. Repetir os 4 passos acima para outras fontes da máquina; Arquitetura - Edward Moreno 17 Caminho pro onde os dados circulam; Contém registradores, ULA, barramentos que os conectam; Tempo de ciclo do data path tempo necessário para obter os operandos dos registradores, carregá-los na ULA e armazená-los novamente nos registradores. Arquitetura - Edward Moreno 18 3

4 Otimização Do Data path Otimizar estes circuitos para a linguagem ou aplicação em questão significa desenvolver um projeto orientado para os tipos específicos de instruções de forma a minizar o tempo de ciclo do data path, Regra de ouro Sacrifique tudo para reduzir o tempo de ciclo do data path. Arquitetura - Edward Moreno 19 Arquitetura - Edward Moreno 20 Diferenças entre RISC e CISC RISC Instruções simples em apenas um ciclo Apenas LOADS/STORES referenciam a memória CISC Instruções complexas complexas de múltiplos ciclos Qualquer instrução referencia a memória Presença forte de pipeline Instruções executadas pelo hardware Instruções de formato fixo Poucas instruções e modos Complexidade no compilador Pouco ou nenhum pipeline Instruções interpretadas por microprograma Instruções de formato variado Muitas instruções e modos Complexidade no microprograma Arquitetura - Edward Moreno 21 Vários conjuntos de registradores Único conjunto de registradores Arquitetura - Edward Moreno 22 RISC Instruções executadas em apenas um ciclo Ausência de Microcódigo Conjunto de Instruções Reduzido Transferência de complexidade para o compilador Múltiplos Conjuntos de Registradores Arquitetura - Edward Moreno 23 Comparação de Processadores CISC RISC Superscalar IBM DEC VAX Intel Motorola MIPS IBM Intel 370/168 11/ R4000 RS/ No. of instruction Instruction size (octets) or 8 Addressing modes GP Registers Control memory (k bytes) (microprogramming) Arquitetura - Edward Moreno 24 4

5 O grande debate : RISC versus CISC 1. Qual é melhor para executar programas escritos em linguagens de alto nível? a ) Em que linguagem devemos escrever os programas. b ) E o que dizer sobre os mecanismos de entrada e saída de cada uma das arquiteturas? 2. Quanto do ganho é devido ao grande conjunto de registradores? 3. Quão boas são as máquinas RISC? 4. Quais são mais fáceis de fazer: compiladores para RISC ou para CISC? Arquitetura - Edward Moreno 25 Características das Arquiteturas Arquitetura - Edward Moreno 26 Exemplos das Arquiteturas Exemplos de máquinas CISC Arquitetura - Edward Moreno 27 Arquitetura - Edward Moreno 28 Características - VAX 8600 Arquitetura do Proc. MC instruções com 20 modos de endereçamento 16 GRPs TLB - Translation lookaside buffer, agilizar geração de endereço físico a partir de um endereço virtual. Arquitetura - Edward Moreno 29 Arquitetura - Edward Moreno 30 5

6 Características - MC instruções 16 GRPs 4 Kbytes de data cache 4 Kbytes de instruction cache. Diferentes MMU (Memory Management Unit) ATC (address translation cache) similar TLB Formato dos dados de 8 a 80 bits. Máquinas RISC Como veremos na tabela a seguir, e como já visto, em geral registradores de 32 bits CPUs de 51 a 124 instruções. Unidades em ponto flutuante, em alguns casos, no próprio chip. Arquitetura - Edward Moreno 31 Arquitetura - Edward Moreno 32 Exemplos de RISC Arquitetura de um SPARC (RISC) Arquitetura - Edward Moreno 33 Arquitetura - Edward Moreno 34 Arquitetura de um SPARC (RISC) Características - SPARC SPARC - Scalable Processor ARChitecture 136 registradores de 32 bits em um esquema de register windows associados aos diversos processos. 69 instruções. Conceito de overlapped register windows é a característica mais importante da arquitetura RISC proposta em Berkeley. Cada register windows possui três conjuntos de registradores (Ins, Locals, Outs). INS para receber dados de outros processos, LOCAL relacionados com processo local, e OUT para enviar dados para outros processos. Arquitetura - Edward Moreno 35 Arquitetura - Edward Moreno 36 6

7 Características - INTEL i860 Processador de 64 bits único chip 60 a 80 Mflops 40 MIPS em operações com inteiros de 32 bits a 40 Mhz de clock. Bus de endereços com 32 bits. Bus de dados com 64 bits. ULA de 32 bits. Cache de instruções com 4Kbytes. Cache com Memória Associativa. Arquitetura - Edward Moreno 37 Arquitetura - Edward Moreno 38 Arquitetura - INTEL i860 (RISC) Processadores Superscalar e Vector Múltiplas instruções são executadas por ciclo e múltiplos resultados são gerados por ciclo. Vector processor executa instruções sobre array de dados, que envolve um conjunto repetido de operações, ideal para pipeline. Tem se observado que em média se obtém 2 instruções por ciclo mas pode se chegar a 5. Arquitetura - Edward Moreno 39 O grande trabalho é explorar o paralelismo dos programas. Arquitetura - Edward Moreno 40 Ex. de Processadores Superscalares Características - IBM RS/6000 Três unidade funcionais branch processor, fixed-point unit e floating-point unit, que operam em paralelo. Branch - pode executar cinco instruções por ciclo Controle fixo Palavras de 32 bits ou 64 bits. Arquitetura - Edward Moreno 41 Arquitetura - Edward Moreno 42 7

8 Características - VLIW Very Long Instruction Word - VLIW Originou-se de duplo conceito: microcódigo horizontal e processamento superscalar. Em média centenas de bits por instrução (256 a 1024 bits por palavra de instrução) Múltiplas unidades utilizadas concorrentemente processam esses bits. Vários opcodes dentro de uma instrução, processados por diferentes unidades. Compiladores devem compactar diversas instruções tradicionais para forma uma instrução VLIW. Arquitetura VLIW Arquitetura - Edward Moreno 43 Arquitetura - Edward Moreno 44 Porque CISC (1)? Simplifica o Compilador? Disputado Instruções complexas de máquina são dificeis de explorar Otimização mais dificil Programas Pequenos? Programa usa menos memória, mas Memória está cada vez mais com menos preço Tal vez não ocupe menos bits, mas procura a forma simbólica mais curta Mais instruções requerem grandes opcodes Referencia a registradores requer poucos bits Arquitetura - Edward Moreno 45 Por que CISC (2)? Programas Rápidos? Procura uso de instruções simples Unidade de controle mais complexa Grande armazenamento do controle de Microprograma Assim, instruções simples tomam mais tempo para executar Assim, não está claro que CISC é a solução apropriada Arquitetura - Edward Moreno 46 Características RISC Uma instrução por ciclo (CPI = 1.0) Operações de Registrador a Registrador Poucos e simples modos de endereçamento Poucos e simples formato de Instruções Projeto Hardwired (não usar microcódigo) Formato de Instrução FIXO Mais esforço e tempo de compilação RISC vs CISC Não há uma diferença clara Vários projetos caem em ambas filosofias Ex. PowerPC e Pentium II Arquitetura - Edward Moreno 47 Arquitetura - Edward Moreno 48 8

9 Pipelining em RISC Maioria das instruções são de registrador a registrador Duas fases de execução I: Busca da Instrução E: Execução Operações da ALU com registrador de entrada e saída Para Instruções do tipo LOAD e STORE I: Busca da Instrução E: Executa Calcula o Endereço de Memõria D: Memória Operação de registrador a memória ou de memória a Efeitos do Pipelining registrador Arquitetura - Edward Moreno 49 Arquitetura - Edward Moreno 50 Otimização do Pipelining Atraso dos Desvios (branch) Não tem efeito até depois de executar a instrução seguinte Esta instrução seguinte refere-se ao delay slot Normal e Delayed Branch Address Normal Delayed Optimized 100 LOAD X,A LOAD X,A LOAD X,A 101 ADD 1,A ADD 1,A JUMP JUMP 105 JUMP 105 ADD 1,A 103 ADD A,B NOOP ADD A,B 104 SUB C,B ADD A,B SUB C,B 105 STORE A,Z SUB C,B STORE A,Z 106 STORE A,Z Arquitetura - Edward Moreno 51 Arquitetura - Edward Moreno 52 Uso do Delayed Branch Arquitetura - Edward Moreno 53 Controversia Quantitativa Comparar tamanhos de programa e velocidades de execução Qualitativa Examinar questões de suporte de linguagem de alto nível e uso real de estados de VLSI Problemas Não há par de comparação em RISC e CISC Não há um conjunto definitivo de programas de teste Dificuldade em separar efeitos do hardware e do compilador Maioria das comparações são feitas com toy ao invés de máquinas reais (de produção) Maioria dos dispositivos comerciais são um MIX de RISC e CISC Arquitetura - Edward Moreno 54 9

10 Bibliografia 1. Patterson, David A. & Hennessy, John L. - Computer Organization and design: the hardware/software interface, Segunda Edição, 1998, Morgan Kaufmann Publishers, Inc.; 2. Tanenbaum, Andrew S. - Structured Computer Organization, Quarta Edição, 1998, Prentice Hall. 3. Notas de Aula, Disciplina: Organização e Arquitetura de Computadores. Prof. MSc Edgard Luciano. UEA Arquitetura - Edward Moreno 55 Principais Avanços em Computadores(1) O Conceito de Familia IBM System/ DEC PDP-8 Separa arquitetura de Implementação Unidade de Controle Microporgramada Ideia de Wilkes 1951 Produzida pela IBM S/ Memoria Cache IBM S/360 modelo Arquitetura - Edward Moreno 56 Principais Avanços em Computadores(1) RAM de Estado Solido (VEr notas sobre memorias) Microprocessadores Intel Pipelining Introduziu paralelismo no ciclo de busca - exeucção Multiplos Processadores O Próximo Passo..- RISC RISC - Reduced Instruction Set Computer Principais Caracteristicas Numero Grande de REgistradores de proposito Geral Ou uso de Tecnologia de Compilação para Otimizar a utilização de registradores Conjunto de Instruções Limitado e Simples Enfase em otimizar o pipeline de instruções Arquitetura - Edward Moreno 57 Arquitetura - Edward Moreno 58 Direcionando Forca para CISC Custos de Software podem exceder os custos de hardware Incrementa a complexidade em Linguagens de Algto Nivel Gap Semantico Confiar em: Grande Conjunto de Instruções Mais modos de endereçamento Implementação em Hardware de declaraçções em HLL Exemplo: CASE (switch) em VAX Intenção do CISC Fácil escrita de um Compilador Melhorar a eficiencia de execução Operações complexas em nivel de micro código Suporte mais complexo de HLLs Arquitetura - Edward Moreno 59 Arquitetura - Edward Moreno 60 10

11 Características de Execução Operações realizadas Operandos usados Sequenciamento da execução Estudos tem sido realizados baseados em programas escritos em HLLs Estudos dinâmicos são medidos durante a execução dos programas. Operações Transferências Movimento de Dados Declarações Condicionais (IF, LOOP) Sequencia de Controle Procedimentos do tipo call-return consumem muito tempo Algumas instruções HLL direcionam para várias operações de código de máquina Arquitetura - Edward Moreno 61 Arquitetura - Edward Moreno 62 Frequencia Dinamica Relativa Dynamic Machine Instruction Memory Reference Occurrence (Weighted) (Weighted) Pascal C Pascal C Pascal C Assign Loop Call If GoTo Other Operandos Principalmente variáveis escalares locais Otimização deveria-se concentrar no acesso a variáveis locais Pascal C Average Integer constant Scalar variable Array/structure Arquitetura - Edward Moreno 63 Arquitetura - Edward Moreno 64 Chamada de Procedimentos Consomem muito tempo Depende do número de parâmetros usados Depende do nível de aninhamento (nesting) Maioria dos programas não fazem uma quantidade de chamadas seguidas por uma quantidade de retornos. Maioria das variáveis são locais (conceito de localidade de referência). Implicações Maior suporte é dado para otimizar a maioria das caratceristicas mais usadas e que consomem mais tempo Número grande de registradores Referenciando operandos CUIDADO com o projeto de pipelines Ex. Previsão de Branches (desvios), e etc. Conjunto de Instruções reduzidos Arquitetura - Edward Moreno 65 Arquitetura - Edward Moreno 66 11

12 Grande Arquivo de Registradores Solução em Software Requer que o compilador aloque registradores Alocação baseada na maioria das variáveis usadas em um determinado tempo. Requer análise sofisticada do programa Solução em Hardware Possui mais registradores POrtanto, mais variáveis podem estar em Registradores para Variáveis Locais Armazena variáveis locais escalares em registradores Reduz os acessos a memória Cada chamada de prodimento (função) muda a localidade Parâmetreos devem ser passados Resultados devem ser retornados Variáveis vindas da chamada de programas devem ser restauradas registradores Arquitetura - Edward Moreno 67 Arquitetura - Edward Moreno 68 Janela de Registradores Somente poucos parâmetros Faixa limitada da profundidade da chamada Usa múltiplos pequenos conjuntos de registradores Chamada chavea para um conjunto diferente de registradores Retorna o chaveamento para um conjunto previamente usado de registradores Janela de Registradores (2) Três áreas dentro de um conjunto de registradores Registradores de Parametros Registradores Locais Registradores Temporários Registradores Temporários de um conjunto translapam os registradores de parametros de outro conjunto. Isso permite a passagem de parametros sem movimentação de dados Arquitetura - Edward Moreno 69 Arquitetura - Edward Moreno 70 Overlapping da Janela de Registradores Diagrama de Buffers Circular Arquitetura - Edward Moreno 71 Arquitetura - Edward Moreno 72 12

13 Operação de um Buffer Circular Quando uma chamda é feita, um ponteiro da janela atual é movimentado para mostrar a janela de registradores ativa no momento. Se todas as jenales estão em uso, uma interrupção é gerada e a janela mais antiga (aquelas relacionadas ao aninhamento de chamadas) é armazenada em memória Um ponteiro de janela salva indica onde a próxima janela armazenada deverá ser restaurada Arquitetura - Edward Moreno 73 Variáveis Globais Alocadas pelo compilador a memória Ineficiente para variáveis acessadas frequentemente Possui un conjunto de registradores para variáveis globais Arquitetura - Edward Moreno 74 Registradores vs Cache LRF - Large Register File Cache Todos os escalares locais Escalares locais recentemente usadas Referenciando um Escalar - Janela baseada no Arquivo de Registradores Variáveis Individuais Blocos de memória Compilador assigna var. globais Variáveis globais recenetemente usadas Armazena e Restaura (Save/restore) Armazena e Restaura baseada em baseada em procedimentos algoritmo de cacheamento aninhado (nesting caching algorithm) Endereçamento de registradores Endereçamento de Memória Arquitetura - Edward Moreno 75 Arquitetura - Edward Moreno 76 Referenciando um Escalar - Cache Otimizações de Registradores Baseada em Compilador Assume um número pequeno de registradores (16-32) Otimização de uso pe realizada pelo compilador Programas HLL não tem referncia explicita a registradores Usualmente pense em relação a Ling C registradores inteiros Assignção simbólica o virtual de registradores para cada variável candidata Mapeia (ilimitado) os registradores simbólicos a registradores reais Registradores simbólicos que não translapam podem compartilhar registradores reais Se executa usando registradores reais, algumas variáveis usam memória Arquitetura - Edward Moreno 77 Arquitetura - Edward Moreno 78 13

14 Grafos (Coloring) Dado um grafo de nodos e vertices Assigne uma cor a cada nó Nós adjacentes têm diferentes cores Use um número mínimo de cores Nós são registradores simbolicos Dois registradores que estão vivos no mesmo fragmento do programa estão juntos pelo mesmo vértice (edge) Tente colorear o grafo com n cores, onde n é o número de registradores reais Nós que não podem ser coloridos são colocados em memória Proposta de Grafos (Coloridos) Arquitetura - Edward Moreno 79 Arquitetura - Edward Moreno 80 14