RISC X CISC - Pipeline

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1 RISC X CISC - Pipeline IFBA Instituto Federal de Educ. Ciencia e Tec Bahia Curso de Analise e Desenvolvimento de Sistemas Arquitetura de Computadores 25 e 26/30 Prof. Msc. Antonio Carlos Souza Referências Bibliográficas: 1. Ciência da Computação: Uma visão abrangente - J.Glenn Brokshear 2. Introdução à organização de computadores Mário Monteiro LTC 3. Organização Estrutura de Computadores Andrew S. Tanembaum - LTC

2 Hierarquia de Memória Hierarquia de memória oferece a possibilidade de reduzir a diferença entre a velocidade de processamento da CPU e o tempo de acesso à memória. aumenta a capacidade de armazenamento CPU registradores cache memória principal memória secundária diminui o tempo de acesso

3 Execução de Instruções Execução de Instruções Problema 1: Como construir computadores de baixo custo capazes de executar todas as instruções complexas de máquinas de alto desempenho, muito mais caras? Uma implementação em hardware puro (sem interpretação) é usada somente nos computadores mais caros. Uma implementação com interpretador de instrução (por software) é usada em computadores mais baratos.

4 Execução de Instruções Execução de Instruções Vantagens do interpretador em relação ao hardware puro Capacidade de corrigir no campo eventuais erros na implementação de instruções Oportunidade de incorporar novas instruções nas máquinas já existentes Projeto estruturado que permite o desenvolvimento, teste e documentação de instruções complexas de maneira eficiente. Pode substituir implementações antigas de instruções. Armazenamento das microinstruções do interpretador em memórias read-only (ROM), chamadas de memória de controle, muito mais rápidas do que as memórias convencionais.

5 Execução de Instruções Execução de Instruções Problema 2: O uso da interpretação permitiu a criação de um conjunto grande de instruções de importância discutível e que eram difíceis e caras para serem implementadas diretamente por hardware (circuitos muito complexos).

6 RISC versus CISC RISC versus CISC CISC - Complex Instruction Set Computer Tecnologia mais antiga e usada para famílias de computadores compatíveis a nível de software. Número maior de instruções (~200 a 300 instruções). Uso extensivo de interpretação (principalmente para modelos mais baratos).

7 RISC versus CISC RISC versus CISC RISC - Reduced Instruction Set Computer Processador com pequeno número de instruções muito simples. Instruções capazes de serem executadas em um único ciclo do caminho de dados. Argumento RISC Argumento RISC: Mesmo que uma máquina RISC precisasse de 4 ou 5 instruções para fazer o que uma máquina CISC faria com apenas 1 instrução, se a instrução RISC fosse 10 vezes mais rápida (só hardware) a máquina RISC venceria.

8 RISC versus CISC RISC versus CISC Questão: : Porque então a tecnologia RISC não suplantou a CISC? Problemas de compatibilidade com máquinas antigas com software já desenvolvido. Aparecimento de soluções híbridas: Por exemplo, a INTEL usa RISC para instruções de uso mais freqüente (Núcleo RISC) e interpretação para instruções mais complexas e de uso menos freqüente.

9 RISC Menor Quantidade de Instruções e Tamanho Fixo Execução Otimizada de Chamada de Funções Menor Quantidade de Modos de Endereçamento Modo de Execução com Pipelining

10 Princípios do projeto RISC que os arquitetos de processadores de propósito geral devem seguir: Todas as instruções são diretamente executadas por hardware Maximizar a Taxa à qual as instruções são executadas As instruções precisam ser facilmente decodificadas Somente as Instruções de Load e Store devem referenciar a Memória Projetar uma máquina m com muitos registradores (>= 32)

11 Princípios do projeto RISC que os arquitetos de processadores de propósito geral devem seguir: Todas as intruções são diretamente executadas por hardware Não existe o nível n de microinstrução Para máquina m com filosofia CISC as instruções, em geral menos frequentes,, que não existem em hardware são interpretadas

12 Princípios do projeto RISC que os arquitetos de processadores de propósito geral devem seguir: Maximizar a Taxa à qual as instruções são executadas Uso de paralelismo: execução de várias v instruções lentas ao mesmo tempo Execução de instruções não precisa seguir a lógica l da programação

13 Princípios do projeto RISC que os arquitetos de processadores de propósito geral devem seguir: As instruções precisam ser facilmente decodificadas decodificação influencia na velocidade de execução das instruções decodificação determina os recursos a serem usados na execução das instruções quanto menor o número n de formatos, mais fácil f a decodificação

14 Princípios do projeto RISC que os arquitetos de processadores de propósito geral devem seguir: Somente as Instruções de Load e Store devem referenciar a Memória Acesso a memória é mais lento Instruções que acessam a memória podem ser intercaladas com outras instruções

15 Princípios do projeto RISC que os arquitetos de processadores de propósito geral devem seguir: Projetar uma máquina m com muitos registradores (>= 32) Palavras de memória devem permanecer nos registradores o maior tempo possível Falta de registradores pode obrigar a buscar varias vezes a mesma palavra da memória

16 Sistemas Risc comerciais SPARC = Sun Microsystems RS/6000 = IBM 1990 ALPHA = DEC 1992 POWER PC = IBM/MOTOROLA/APPLE

17 Princípios do projeto RISC que os arquitetos de processadores de propósito geral devem seguir: Observação: Outras soluções ões: Existe limite tecnológico para desenvolvimento do hardware do chip de processamento que depende do estado da arte da tecnologia. Solução para aumentar a velocidade do processador: Uso de paralelismo. a nível n das instruções ões: um único processador deve executar mais instruções por segundo a nível n do processador: vários processadores trabalhando juntos na solução do mesmo problema

18 Paralelismo ao Nível N das Instruções Maior gargalo para a velocidade de execução de instruções é o acesso a memória Execução em Pipeline O processamento em pipeline divide a execução de instruções em várias partes, cada uma das quais tratada por um hardware dedicado exclusivamente a ela.

19 (a) Pipeline de 5 estágios. (b) Estado de cada um dos estágios em função do tempo (estão ilustrados 9 períodos do clock).

20 Paralelismo ao Nível N das Instruções Funcionamento de um pipeline de 5 estágios O estágio 1 busca a instrução da memória e armazena num buffer até chegar a hora de executa-la No estágio 2 ocorre a decodificação da instrução, determinando tipo e operandos No estágio 3 ocorre a busca dos operandos na memória ou nos registradores No estágio 4 tem-se a execução - passagem pelo caminho de dados No estágio 5 o resultado do processamento é escrito num registrador

21 Paralelismo ao Nível N das Instruções A idéia básica do pipeline é a mesma de uma linha de produção em série. Vários processamentos estão sendo executados ao mesmo tempo. A figura mostra o funcionamento do pipeline, mostrando que os estágios de cada processamento são aplicados a várias v instruções ao mesmo tempo. Exemplo: no tempo 1 a instrução 1 está sendo lida, no tempo 2 a instrução 1 está sendo decodificada enquanto que a instrução 2 está sendo lida, no tempo 3 a instrução 1 está buscando dados, a instrução 2 está sendo decodificada e a instrução 3 está sendo lida, e assim por diante.

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