Conteúdo. Capítulo 3 Visão de Topo da Função e Interconexões do Computador. Pontos Chave Ciclo de Instrução. Componentes CPU.

Transcrição

1 Capítulo 3 Visão de Topo da Função e Interconexões do Computador Conteúdo Componentes Função Busca e execução de instruções Interrupções & Função de E/S Estruturas de Interconexão Barramento de Interconexão Estrutura Múltiplas hierarquias Elementos do projecto PCI Estrutura Comandos Transferência de dados Arbitragem António Pina 11/05 2 Pontos Chave Ciclo de Instrução busca de instrução busca de 1 ou mais operandos execução salvaguarda de zero ou mais operandos teste de interrupção Componentes principais a interligar quase sempre através de um barramento Tópicos chave para barramentos arbitragem, temporização e largura Componentes CPU Unidade de Controlo Unidade Aritmética e Lógica Memória Principal Armazenamento temporário para código e resultados Dispositivos de E/S Dados e instruções à entrada e resultados à saída António Pina 11/05 3 António Pina 11/05 4

2 Componentes do Computador: Vista de Topo Ciclo de Instrução Dois passos Busca Execução António Pina 11/05 5 António Pina 11/05 6 Ciclo de Busca Contador de Programa (PC) contém o endereço da instrucão seguinte Processador extrai a instrução da localização da memória apontada pelo PC Incrementa o PC Excepto se for indicado o contrário A instrução é carregada no Registo de Instrucão (IR) Processador interpreta a instrução e executa as acções associadas, no ciclo de instrução Ciclo de Execução Interpretação & Execução Processador-memória Transferência de dados entre o CPU e memória principal Processador-E/S Transferência de dados entre o CPU e o módulo de E/S Processamento de Dados Operações aritméticas ou lógicas nos dados Controlo Alteração da sequência de operações e.g. derivação (derivação) Combinações António Pina 11/05 7 António Pina 11/05 8

3 Programa em Execução (a) Instruction format (b) Integer format Program counter(pc) = Address of instruction Instruction register(ir) = Instruction being executed Accumulator(AC) = Temporary storage 0001 = Load AC from memory 0010 = Store AC to memory 0101 = Add to AC from memory Figure 3.4 Characteristics of a Hypothetical Machine António Pina 11/05 9 António Pina 11/05 10 Ciclo de Instrução - Diagrama de Estado Interrupcões Mecanismo usados pelos módulos (e.g. E/S) para interromper a sequência normal de processamento Classes de interrupções Programa e.g. transbordo (overflow), divisão por zero Temporizador (alarme) Gerado pelo relógio interior do processador Usado para comutação compulsiva de tarefas E/S do controlador de E/S Falha do Equipamento e.g. alimentação, erro de paridade da memória António Pina 11/05 11 António Pina 11/05 12

4 Fluxo de Controlo de Programa Interrupções e Ciclo de Instrução Vantages do uso de interrupções não esperar pela conclusão da operação corrente de E/S Ciclo de instrução revisitado adicionado um ciclo de interrupção Processador examina a interrupção Indicada por um sinal Se não ocorreu interrupção, busca a instrução seguinte Se há uma interrupção pendente Suspende a execução do programa corrente Salvaguarda o contexto Carrega o PC com o endereço inicial da rotina de interrupções Interrupção do Processo Restauro do contexto e continuação do programa António Pina 11/05 13 António Pina 11/05 14 Transferência de Controlo via Interrupções Ciclo de Instrução com Interrupções António Pina 11/05 15 António Pina 11/05 16

5 Tempo de Programa com Espera Curta de E/S Tempo de Programa com Espera Longa de E/S António Pina 11/05 17 António Pina 11/05 18 Ciclo de Instrução (com Interrupções) - Diagrama de Estado Múltiplas Interrupções Ocorrência simultânea Duas abordagens Processamento sequencial Enquanto processa uma interrupção o processador ignora as novas ocorrências de interrupções Interrupções ficam pendentes e são avaliadas após a conclusão do processamento actual Interrupções processadas na sequência da sua ocorrência Processamento aninhado Interrupções de baixa prioridade podem ser interrompidas por outras de maior prioridade Quando é concluído o processamento da interrupção de maior prioridade faz-se o retorno à interrupção anterior António Pina 11/05 19 António Pina 11/05 20

6 Múltiplas Interrupções - Sequencial Múltiplas Interrupções Aninhadas António Pina 11/05 21 António Pina 11/05 22 Ligação de Componentes Componentes do Computador Todos os componentes estão ligados Diferentes tipos de conexão para diferentes tipos de componentes Memória Entrada/Saída CPU António Pina 11/05 23 António Pina 11/05 24

7 Ligação à Memória Recebe e envia dados Recebe endereços (de posições) Recebe sinais de controlo Leitura Escrita Temporização Conexão de Entrada/Saída (1) Idêntico à memória do ponto de vista do processador Saída Recebe dados do computador Envia dados para o periférico Entrada Recebe dados do periférico Envia dados para o computador António Pina 11/05 25 António Pina 11/05 26 Conexão de Entrada/Saída (2) Recebe sinais de controlo do computador Envia sinais de controlo para os periféricos e.g. rotação do disco Recebe endereços do computador e.g. número de porta para identificar o periférico Envia sinais de interrupção (controlo) Ligação ao CPU Lê instruções e dados Salvaguarda dados (após processamento) Envia sinais de controlo para outras unidades Recebe e reage a interrupções António Pina 11/05 27 António Pina 11/05 28

8 O que é um barramento? Caminho de comunicação entre 2 ou mais dispositivos partilhado entre dispositivos Difusão (em geral) apenas um dispositivo pode transmitir, pelo barramento Agrupados (em geral) Informação de endereços (barramento de endereços) Informação de dados (barramento de dados) Informação de controlo (barramento de controlo) Miscelânea alimentação, terra, relógio,... Barramento de Endereços Identifica a origem ou destino dos dados e.g. CPU necessita de ler ou escrever uma instrução de uma localização na memória Largura de barramento determina a capacidade máxima do sistema e.g tem endereços de 16 bits i.e. um espaço de 64K de endereços António Pina 11/05 29 António Pina 11/05 30 Barramento de Dados Transporta dados Recordar que a este nível não há diferença entre dados e instruções Largura é o factor determinante no desempenho 8, 16, 32, 64 bits Barramento de Controlo Transporta sinais de controlo e temporização Memória: leitura/escrita E/S: leitura/escrita Transferência: Confirmação (ACK) indica que os dados foram aceites ou colocados no barramento Barramento: pedido/aceitação Interrupção: pedido/confirmação Relógio usado para sincronizar as operações Reiniciar inicia todos os módulos António Pina 11/05 31 António Pina 11/05 32

9 Esquema de Interconexão de Barramento Um único Barramento: Problemas Muitos dispositivos num só barramento Maiores atrasos de propagação afecta o desempenho Barramento pode tornar-se um gargalo quando a demanda se aproxima do limite de capcidade Muitos sistemas usam múltiplos barramentos para ultrapassar estes problemas António Pina 11/05 33 António Pina 11/05 34 Múltiplos Barramentos num Sistema Estruturados numa hierarquia ponte/interface entre barramentos Barramentos de alta-velocidade mais perto do processador dispositivos E/S de alta-capacidade Barramentos de baixa-velocidade distantes do processador dispositivos E/S de baixa-capacidade Barramento de Dados Transporta dados Recordar que, a este nível, não há diferença entre dados e instruções Largura é o factor determinante no desempenho 8, 16, 32, 64 bits António Pina 11/05 35 António Pina 11/05 36

10 Barramento de Elevado Desempenho Elementos do Projecto de Barramento Tipo Dedicado Multiplexado Métod de arbitragem Centralizado Distribuído Temporização Síncrona Assíncrona Largura de barramento Endereços Dados Tipo de transferência Leitura Escrita Leitura-modifica-Escrita Leitura-depois-Escrita Bloco António Pina 11/05 37 António Pina 11/05 38 Tipos de Barramento Dedicado Linhas separadas de dados e de endereços Multiplexados Linhas partilhadas As mesmas linhas com múltiplos propósitos Multiplexagem no tempo Linhas de controlo para validar dados e endereços Vantagens Menos linhas, poupa-se em custo e espaço Desvantagens Controlo mais complexo Possível redução em desempenho Arbitragem de Barramento Múltiplos módulos necessitam ser controlados e.g. controladores de CPU e DMA Só um módulo controla o barramento ao mesmo tempo necessário forma de arbitragem Arbitragem centralizada distribuída António Pina 11/05 39 António Pina 11/05 40

11 Arbitragem Centralizada Só um dispositivo de hardware controla o acesso Controlador de Barramento ou Árbitro Módulo separado ou parte do CPU Arbitragem Distribuída Sem controlador central Cada módulo contém lógica de controlo de acesso Actuam em conjunto para partilhar o barramento António Pina 11/05 41 António Pina 11/05 42 Temporização Refere-se à forma como os eventos são coordenados no barramento Síncrona Assíncrona Temporização Síncrona Eventos são marcados por sinais de relógio Signal de relógio Barramento tem uma linha de relógio 1s e 0s de duração igual Uma simples transmissão 1-0 é chamada ciclo de relógio Todos os dispositivos podem ler a linha de relógio Todos os eventos começam no início de um ciclo de relógio Muito eventos ocupam um simples ciclo de relógio António Pina 11/05 43 António Pina 11/05 44

12 Temporização Síncrona Diagrama de Temporização Síncrona Um exemplo (leitura) durante o 1º ciclo de relógio CPU lança um endereço de memória CPU emite um sinal de endereço autorizado durante o 2º ciclo de relógio CPU emite um comando de leitura durante o 3º ciclo de relógio módulo de memória lança os dados na linha de dados António Pina 11/05 45 António Pina 11/05 46 Temporização Assíncrona A ocorrência de um evento no barramento segue e depende da ocorrência de um evento anterior Um exemplo (escritaa) CPU lança um endereço de memória CPU emite um sinal de endereço autorizado CPU emite um comando de leitura Módulo de memória responde lançando os dados Linha de reconhecimento activada para avisar o CPU da existência de dados Após a leitura dos dados o sinal de leitura é desactivado módulo de memória liberta as linhas de dados e de reconhecimento CPU remove a informação de endereço Diagrama Leitura Temporização Assíncrona António Pina 11/05 47 António Pina 11/05 48

13 Comparação dos Métodos Temporização Temporização síncrona é mais simples todos os dispositivos actuam a uma taxa fixa de relógio Temporização assíncrona é mais flexível uma combinação de dispositivos lentos e rápidos podem partilhar o barramento Barramento Largura Quanto mais largo o barramento de dados, maior o número de bits transferido ao mesmo tempo Quanto mais largo o barramento de endereços, maior a gama de localizações que podem ser referenciadas António Pina 11/05 49 António Pina 11/05 50 Tipos Transferências de Dados Tipos Transferências de Dados (1) Tipos de transferências leitura e escrita multiplexada ou não multiplexada leitura-modificação-escrita leitura imediatamente seguida por uma escrita no mesmo endereço a totalidade da operação é tipicamente indivisivel usada para proteger um recurso de memória partilhada num sistema de multiprogramação leitura-depois de-escrita operação indívisivel usada para efeito de teste transferência de dados em bloco 1 único ciclo de endereço seguido por N ciclos de dados António Pina 11/05 51 António Pina 11/05 52

14 Tipos Transferências de Dados (2) Barramentos nos PC ISA Micro Channel Architecture EISA VESA Video Local Bus Futurebus+ PCI António Pina 11/05 53 António Pina 11/05 54 Barramento ISA (1) Industrial Standard Architecture Primeira arquitectura de sistema aberto para PCs Barramentos de 8-bit e 16-bit ISA Barramento de 8-bits usado inicialmente no PC-XT 62 pinos relógio de 4.77 MHz 20 linhas de endereços 1 MB de memória endereçável 8 linhas de dados 6 linhas de interrupção, 2 canais de DMA Barramento ISA (2) 16-bits barramento de 8-bit era muito limitativo barramento de 16-bit introduzido com o PC-AT e aumentado o conector de barramento de 8-bit e 62-pinos com um conector de 36-pinos relógio de 8.33 MHz total de 24 linhas de endereços espaço de endereçamento 16MB 16 linhas de dados aumentado com 5 linhas de interrupção e 4 canais DMA António Pina 11/05 55 António Pina 11/05 56

15 Barramento ISA (3) CPU Memory Bus drivers logic Keyboard ISA Bus Bus slots Barramento MCA Micro Channel Architecture O surgimento dos processadores 386 e 486 exigiu mais desempenho do barramento ISA 2 operações de barramento para transferir palavras de 32-bit IBM queria introduzir o MCA na série de sistemas PS/2 Oferecia muitos melhoramentos ao barramento ISA elevada velocidade arbitragem de barramento configuração automática Implementações de 16 de 32-bit António Pina 11/05 57 António Pina 11/05 58 Barramento EISA Extensão ao ISA Introduzido em para melhorar o barramento ISA dados 16/32-bits endereços 24/32-bis relógio 8.33 MHz Compatibilidade com o equipmento ISA Desempenho duas vezes superior ao ISA Mais interrupções e canais DMA Nunca chegou a ser popular foi usado apenas por sistemas muito exigentes em desempenho Barramento VESA VESA Video Local Bus Video Electronics Standards Assoc. Dotou os periféricos de vídeo e gráficos com accesso rápido à memória principal Implementado em conjunção com ISA/EISA para suportar outros periféricos dados de 32/64-bits endereços de 24/32-bits António Pina 11/05 59 António Pina 11/05 60

16 VESA Bus CPU Memory Bus drivers logic Keyboard ISA Bus VL Bus slots Bus slots Futurebus+ Barramento assíncrono de elevado desempenho Introduzido nos finais de 80s Independente da tecnologia da arquitectura e processador Suporta a tolerância a falha e sistemas elevada confiança memória cache Tinha a possibilidade de suplantar os outros barramentos por causa da sua flexibilidade Flexibilidade implicava um custo de implementação superior ao do barramento PCI dirigido a tipos de utilizadores diferentes António Pina 11/05 61 António Pina 11/05 62 PCI Bus PCI: Sistema de Secretária Peripheral Component Interconnection projectado pela Intel em 1990 todas as patentes foram entregues ao domínio publico elevada largura de banda barramento independente do processador temporização sínchrona e arbitragem centralizada Especificação até 64 linhas de dados e 66 MHz 528 MB/s projectado para atender aos requisitos de E/S dos sistemas modernos requere menos circuitos integrados para ser implementado suporta outros barramentos ligados ao barramento PCI António Pina 11/05 63 António Pina 11/05 64

17 PCI: Sistema Servidor PCI: Estrutura de Barramento (1) Configurável como barramento de 32-ou 64-bits Linhas de Barramento (mandatório) Linhas de sistema Inclui relógio e reset Linhas de endereço e linhas de dados Multiplexagem no tempo de 2 linhas endereço/dados Linhas de controlo de interface Controlo do tempo das transacções Linhas de arbitragem Não partilhadas Cada mestre PCI tem o seu próprio par de linhas de arbitragem que ligam directamente ao árbitro de barramento PCI Linhas de erro António Pina 11/05 65 António Pina 11/05 66 PCI: Estrutura de Barramento (2) Linhas de Barramento (opcional) Linhas de interrupção Não partilhadas Suporta linhas de Cache Extensão para barramento de 64-bits 32 linhas adicionais Multiplexagem no tempo 2 linhas para os dispositivos estabelecerem transferências de 64-bits Linhas de varrimento JTAG Para procedimentos de teste PCI: Commandos (1) Actividade de Barramento transacções entre iniciador(mestre) e alvo mestre determina o tipe de transacção Comandos reconhecimento de interrupção (IA) ciclo especial leitura e escrita de E/S leitura memória, linha de leitura, múltiplas leituras escrita memória, escrita e invalidação configuração de leitura/escrita ciclo de endereço dual António Pina 11/05 67 António Pina 11/05 68

18 PCI: Commandos (2) Reconhecimento de Interrupção comando de leitura para o dispositivo que actua como controlador de interrupções Ciclo especial usado para difundir mensagens para um ou vários alvos PCI Leitura/escrita de E/S usado para transferir dados entre o mestre e o controlador E/S Leitura/escrita de memória usado para especificar a transferência de uma rajada de dados Configuração da leitura/escrita o mestre pode actualizar os parâmeters de configuração do dispositivo Ciclo de endereço dual usado pelo mestre para indicar que está a usar endereçamento de 64-bits Transferência de Dados (1) Toda a transferência de dados numa única transacção uma fase de endereçamento + uma ou mais fases de dados Um exemplo(leitura) Evento a no início de transacção é activada a linha de FRAME + a linha mantém-se activada até o mestre estar pronto para completar coloca endereço inicial no barramento de endereço e os comandos de leitura nas linhas C/BE Evento b o alvo reconhece o seu endereço ao tique 2 do relógio António Pina 11/05 69 António Pina 11/05 70 Transferência de Dados(2) Evento c mestre cessa de alimentar o barramento AD mestre indica quais as linhas de AD que devem ser usadas muda a informação nas linhas C/BE mestre activa IRDY para indicar que está pronto Event d o alvo seleccionado activa DEVSEL para indicar que vai responder o alvo coloca os dados pedidos e activa TRDY Event e o mestre lê os dados ao tique 4 e troca o byte, seguidamente activa as linhas necessárias para preparar a próxima leitura António Pina 11/05 71 Transferência de Dados (3) Evento f alvo necessita de tempo para preparar o próximo bloco de dados alvo desactiva TRDY para indicar que não vai haver novos dados durante o próximo ciclo o bloco de dados é lido no início do tique 6 Evento g durante o tique 6, o alvo coloca os terceiros dados no barramento mestre de barramento não está pronto, por isso desactiva IRDY o alvo mantém os terceiros dados para um ciclo de relógio extra Evento h mestre desactiva FRAME mestre activa IRDY Evento I mestre desactiva IRDY, colocando o barramento no estado de espera alvo desactiva TRDY e DEVSEL António Pina 11/05 72

19 PCI: Operação de Leitura Arbitragem Centralizada e síncrona Cada mestre tem um único sinal para pedido/aceitação as linhas de sinal são ligadas ao árbitro central é usado um protocolo simples de aperto de mão para pedido/aceitação Mestre tem que arbitrar cada transacção António Pina 11/05 73 António Pina 11/05 74 PCI: Arbitragem de Barramento PCI: Exemplo de Arbitragem (1) Evento a Antes do tique 1, A já activou o sinal REQ Árbitro faz amostragem deste sinal no início do tique 1 Evento b Durante o tique 1, B activa o sinal REQ Evento c Ao mesmo tempo, árbitro activa GNT-A Evento d A faz a amostragem GNT-A no início do tique 2 A descobre que IRDY e TRDY estão desactivados + barramento está à espera A activa FRAME e coloca o endereço e comando A continua a activar REQ-A + há uma segunda transicção a efectuar António Pina 11/05 75 António Pina 11/05 76

20 PCI: Exemplo de Arbitragem (2) PCI: Arbitragem de Barramento Evento e arbitro faz a amostragem de todas as linhas de REQ no tique 3 + toma a decisão de entregar o barramento a B + activa GNT-B e desactiva GNT-A Evento f A desactiva FRAME A coloca os dados e activa IRDY Alvo lê os dados no início do próximo ciclo de relógio Evento g No início do tique 5, B detecta IRDY e FRAME desactivados B activa FRAME B desactiva REQ + porque quer efectuar uma transacção António Pina 11/05 77 António Pina 11/05 78