O Processador: Blocos de Dados e de Controle. Capítulo 5 (Livro Texto P & H) Elementos de Estado. Mais Detalhes de Implementação

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1 O Processador: Blocos de ados e de ontrole apítlo 5 (Livro Teto P & H) Tradção e Adaptação: Ney Laert Vilar alazans (Versão sendo tradzida em 27//29) Estamos prontos para estdar ma implementação do IPS Simplificado para conter apenas: instrções de referência à memória: lw, sw instrções lógicas e aritméticas: add, sb, and, or, slt instrções de controle de flo: beq, j (não implementado!!) Implementação Genérica: sa-se o contador de programa (program conter o P) para sprir o endereço da instrção obtém-se a instrção da memória lê-se os registradores fonte sa-se o código da instrção para decidir eatamente o qe fazer Todas as instrções sam a ULA após ler dos registradores fonte Por qê? Referências à memória? Aritmética? Flo de controle? 2 ais etalhes de Implementação Elementos de Estado Visão Abstrata/Simplificada: Register # P Register # Register # Sem relógio o com relógio (lock) Relógios são sados em lógica síncrona qando se deve atalizar o conteúdo de m elemento qe armazena estado? Tempo de ciclo o período Borda de descida Borda de sbida ois tipos de nidades fncionais: Elementos qe operam sobre dados (combinacionais) Elementos qe armazenam informação de estado (seqenciais) 3

2 Um elemento de estado sem relógio Latches e Flip-flops O latch set-reset Saída depende das entradas atais e também das entradas anteriores A saída é igal ao valor armazenado dentro do elemento (não é necessário permissão para fazer acesso ao qe eiste no elemento) danças de valor são condicionadas ao relógio: Latches: sempre qe entradas mdam, e relógio está ativo Flip-flop: estado mda somente na borda de m relógio (método baseado em sensibilidade à borda) "logicamente ativo", pode significar tensão alta o tensão baia Um método baseado em sensibilidade a borda do relógio define qando sinais podem ser lidos o escritos. Presspostos:. Nenhm sinal de entrada varia drante a borda ativa do relógio! 2. Ningém deve ler m sinal ao mesmo tempo em qe ele está sendo escrito! 5 6 Latch Flip-flop as entradas: O valor de dado a ser armazenado () O sinal de relógio () indicando qando ler & armazenar as saídas: O valor do estado interno (Q) e se complemento Q Saída mda apenas drante ma das bordas do relógio Q latch Q latch _ Q Q _ Q Flip-flop estre- Escravo implementado com dois latches operando em fases opostas do mesmo relógio _ Q Q Fncionalidade do Flip-flop estre- Escravo 7 Q 8

3 Nossa Implementação Banco de Registradores (Register File) - Leitra Assme-se m método baseado em borda Eecção típica: Lê-se conteúdos de algns elementos de estado, Envia-se valores através de algma lógica combinacional Escreve-se os resltados em m o mais elementos de estado State element ombinational logic State element 2 onstrído sando-se flip-flops nmber nmber 2 Register Register Register n Register n 2 nmber nmber 2 Register file 2 lock cycle 9 Banco de Registradores (Register File) - Escrita Notar: sa-se (de novo) o relógio para determinar qando escrever em m dos registradores (assme-se aqi sensibilidade à borda de sbida) Implementação Simples Incli-se as nidades fncionais necessárias para cada instrção Register nmber n-to- decoder n n Register Register Register n Register nmbers address P a. b. Program conter Sm c. er control reslt 2 em em a. nit 6 32 Sign etend b. Sign-etension nit Porqe precisamos de tdo isso? Register Register n Reg a. b. Ver Figras do livro-teto 2

4 onstrindo o Bloco de ados ontrole Usa-se mltipleadores para costrar os blocos fncionais jntos P address 2 Reg Sign etend Shift left 2 Src reslt 3 operation reslt PSrc em em emtoreg Seleciona as operações a eectar (ULA, leitras/escritas, etc.) ontrola o flo de dados (comandando os mltipleadores) A informação vem dos 32 bits da instrção Eemplo: add $8, $7, $8 Formato da Instrção (binário): op rs rt rd shamt fnct A operação da ULA é definida com base no tipo de instrção (opcode bits 3-26) e no código de fnção (fnction bits 5-) 3 Bloco de ontrole Bloco de ontrole Por eemplo, qe operação a ULA faz drante a eecção da instrção lw $, ($2)? Formato da Instrção (decimal): 35 2 op rs rt deslocamento de 6 bits Entrada de controle da ULA (eemplo) AN OR add sbtract set-on-less-than Porqe o código da sbtração seria e não? 5 eve ser m hardware capaz de comptar a entrada de controle de 3 bits da ado o tipo de instrção = lw, sw Op é comptado a partir = beq, do tipo de instrção (bits 3-26) = arithmetic ódigo de fnção para operações aritméticas escreve-se as operações sando ma tabela verdade (qe vai ser implementada com portas lógicas): Op Fnct field ód Oper Op Op F5 F F3 F2 F F X X X X X X X X X X X X X X X X X X X X X X X X X X X 6

5 Bloco de ontrole Bloco de ontrole P address [3 ] [3 26] [25 2] [2 6] [5 ] ontrol Regst Branch em emtoreg Op em Src Reg 2 2 Shift left 2 reslt reslt Neste caso, implementa-se o controle com lógica pramente combinacional simples (tabelasverdade) Op Op Op control block Inpts Op5 Op Op3 Op2 Op Op R-format Iw sw beq Otpts Regst Src [5 ] 6 32 Sign etend control F3 Operation2 emtoreg Reg [5 ] Regst Src emto- Reg Reg em em Branch Op p R-format lw sw X X beq X X 7 F (5 ) F2 F F Operation Operation Operation em em Branch Op OpO 8 Nosso Bloco de ontrole Simples Implementação onociclo Simples Toda a lógica é combinacional Espera-se qe tdo estabilize, e a coisa certa é realizada A ULA pode não prodzir a resposta correta imediatamente Usamos sinais de controle de escrita jnto com o relógio para determinar qando escrever O período do relógio (cycle time) é determinado pelo tempo necessário ao caminho mais demorado da lógica combinacional alcla-se o período de relógio assmindo qe todos os atraos são desprezíveis, eceto: O da memória (2ns), o da ULA e dos somadores (2ns), e o tempo de acesso a m registrador do banco de registradores (ns) Reg Shift left 2 reslt PSrc State element lock cycle ombinational logic State element 2 P address [3 ] [25 2] [2 6] [5 ] Regst [5 ] Sign 32 etend Src control reslt em em emtoreg Estamos ignorando algns detalhes como os tempos de setp e hold 9 [5 ] Op 2

6 Onde Estamos Indo? Problemas de implementações monociclo: Qe ocorre se temos instrções mais compleas, como as de ponto fltante? esperdício de área Uma Solção: sar m período menor Fazer instrções diferentes gastarem diferentes números de ciclos Um eemplo de Bloco de ados mlticiclo : P emory or emory Register # Register # Register # A B Ot Abordagem lticiclo Resamos as mesmas nidades fncionais: ULA sada para comptar endereços e para incrementar o P emória sada para conter instrções e dados (organização von Nemann ao invés de Harvard) Os sinais de controle não são mais determinados nicamente pela instrção, pois será preciso escalonar sa geração ao longo dos ciclos. Por eemplo, o qe a ULA deve fazer para a instrção de sbtração, e em qe ciclo da eecção desta se ativa a ULA? Assim, deve-se sar ma máqina de estados finita para implementar o Bloco de ontrole 2 22 Revisão: áqinas de Estados Finitas Revisão: áqinas de Estados Finitas áqinas de Estados Finitas possem: Um conjnto de estados; Uma fnção de cálclo do próimo estado; Uma fnção de cálclo de saídas. As das últimas são determinadas pelo estado atal e pelas entradas rrent state Net-state fnction Net state Eemplo: B. 2 Um amigo gostaria de constrir m olho eletrônico para simlar m dispositivo de segrança. O dispositivo consiste de três lzes em linha, controladas pelas saídas Left, iddle, e Right, qe, se ativas, indicam qe ma lz deve acender. Somente ma lz acende de cada vez, e a lz se move da esqerda para a direita e em segida da direita para a esqerda, assstando ladrões qe acreditam qe o dispositivo está monitorando sa atividade. esenhe ma representação gráfica para a máqina de estados finita sada para especificar o olho eletrônico. ote qe a taa do movimento do olho será controlada pela freqência do relógio do sistema (qe não deve ser mito alta) e qe não eiste essencialmente nenhma entrada no sistema. Inpts lock Otpt fnction Otpts Usaremos aqi ma máqina de oore (saída depende diretamente apenas do estado atal) 23 2

7 Abordagem lticiclo Eemplo: Eecção em inco Passos Qebra-se as instrções em passos, cada m eectando em m ciclo A qantidade de trabalho por ciclo deve ser balanceada Restringe-se cada ciclo a sar apenas ma nidade fncional No final de m ciclo Armazena-se valores para so em ciclos posteriores Introdz-se registradores adicionais internos Bsca de Instrção ecodificação de Instrção e Bsca de Operandos Eecção, álclo de Endereço de emória, o Finalização de m salto P emory em [25 2] [2 6] [5 ] [5 ] emory [5 ] Sign etend 32 Shift left 2 A B 2 3 reslt Ot Acesso à emória o Finalização de (Algmas) Instrções tipo R Passo de Escrita no Banco de Registradores (-back) INSTRUÇÕES LEVA E 3 A 5 ILOS! Step : Fetch Step 2: ecode and Register Fetch Use P to get instrction and pt it in the Register. Increment the P by and pt the reslt back in the P. an be described sccinctly sing RTL "Register-Transfer Langage" IR = emory[p]; P = P + ; an we figre ot the vales of the control signals? What is the advantage of pdating the P now? s rs and rt in case we need them ompte the branch address in case the instrction is a branch RTL: A = Reg[IR[25-2]]; B = Reg[IR[2-6]]; Ot = P + (sign-etend(ir[5-]) << 2); We aren't setting any control lines based on the instrction type (we are bsy "decoding" it in or control logic) 27 28

8 Step 3 (instrction dependent) Step (R-type or -access) is performing one of three fnctions, based on instrction type emory Reference: Ot = A + sign-etend(ir[5-]); R-type: Ot = A op B; Loads and stores access R = emory[ot]; or emory[ot] = B; R-type instrctions finish Reg[IR[5-]] = Ot; Branch: if (A==B) P = Ot; The write actally takes place at the end of the cycle on the edge back step Smmary: Reg[IR[2-6]]= R; What abot all the other instrctions? Action for R-type Action for -reference Action for Action for Step name instrctions instrctions branches jmps fetch IR = emory[p] P = P + A = Reg [IR[25-2]] decode/ fetch B = Reg [IR[2-6]] Ot = P + (sign-etend (IR[5-]) << 2) Eection, address Ot = A op B Ot = A + sign-etend if (A ==B) then P = P [3-28] II comptation, branch/ (IR[5-]) P = Ot (IR[25-]<<2) jmp completion emory access or R-type Reg [IR[5-]] = Load: R = emory[ot] completion Ot or Store: emory [Ot] = B emory read completion Load: Reg[IR[2-6]] = R 3 32

9 Simple Qestions Implementing the ontrol How many cycles will it take to eecte this code? lw $t2, ($t3) lw $t3, ($t3) beq $t2, $t3, Label add $t5, $t2, $t3 sw $t5, 8($t3) Label:... #assme not What is going on dring the 8th cycle of eection? In what cycle does the actal addition of $t2 and $t3 takes place? Vale of control signals is dependent pon: what instrction is being eected which step is being performed Use the information we ve acclmated to specify a finite state machine specify the finite state machine graphically, or se microprogramming Implementation can be derived from specification 33 3 Graphical Specification of FS Start emory address comptation 2 SrcA = SrcB = Op = (Op = 'LW') (Op = 'SW') (Op = 'LW') or (Op = 'SW') emory emory access access R-type completion decode/ fetch fetch em SrcA = Ior = SrcA = IR SrcB = SrcB = Op = Op = P PSorce = Branch Jmp Eection completion completion SrcA = SrcA = SrcB = P SrcB = Op = PSorce = Op= Pond PSorce = (Op = R-type) (Op = 'BEQ') (Op = 'J') Finite State achine for ontrol Implementation: P Pond Ior em em IR ontrol logic emtoreg PSorce Op Otpts SrcB SrcA Reg Regst em Ior = em Ior = Regst = Reg emtoreg = Inpts NS3 NS2 NS NS -back step Regst= Reg emtoreg = Op5 Op Op3 Op2 Op Op opcode field S3 S2 S S State 36

10 PLA Implementation If I picked a horizontal or vertical line cold yo eplain it? Op5 Op Op3 Op2 Op Op S3 RO Implementation RO = " Only emory" vales of locations are fied ahead of time A RO can be sed to implement a trth table if the address is m-bits, we can address 2 m entries in the RO. or otpts are the bits of that the address points to. S2 S S P Pond Ior em em IR emtoreg PSorce PSorce Op Op SrcB SrcB SrcA Reg Regst NS3 NS2 NS NS 37 m m is the "heigth", and n is the "width" n 38 RO Implementation RO vs PLA How many inpts are there? 6 bits for opcode, bits for state = address lines (i.e., 2 = 2 different addresses) How many otpts are there? 6 path-control otpts, state bits = 2 otpts RO is 2 2 = 2K bits (and a rather nsal size) Rather wastefl, since for lots of the entries, the otpts are the same i.e., opcode is often ignored Break p the table into two parts state bits tell yo the 6 otpts, 2 6 bits of RO bits tell yo the net state bits, 2 bits of RO Total:.3K bits of RO PLA is mch smaller can share prodct terms only need entries that prodce an active otpt can take into accont don't cares Size is (#inpts #prodct-terms) + (#otpts #prodct-terms) For this eample = (7)+(27) = 6 PLA cells PLA cells sally abot the size of a RO cell (slightly bigger) 39

11 Another Implementation Style omple instrctions: the "net state" is often crrent state + ontrol nit P Pond Ior em PLA or RO em IR B Otpts emtoreg PSorce Op SrcB SrcA Reg Regst Inpt rtl State etails ispatch RO ispatch RO 2 Op Opcode name Vale Op Opcode name Vale R-format lw jmp sw beq PLA or RO lw sw State er rtl 3 2 ispatch RO 2 ispatch RO select logic Op opcode field er select logic Op[5 ] opcode field State nmber -control action Vale of rtl Use incremented state 3 Use dispatch RO 2 Use dispatch RO Use incremented state 3 Replace state nmber by 5 Replace state nmber by 6 Use incremented state 3 7 Replace state nmber by 8 Replace state nmber by 9 Replace state nmber by 2 icroprogramming icroprogramming ontrol nit icrocode Otpts Inpt icroprogram conter er select logic What are the microinstrctions? Op[5 ] opcode field P Pond Ior em em IR B emtoreg PSorce Op SrcB SrcA Reg Regst rtl path A specification methodology appropriate if hndreds of opcodes, modes, cycles, etc. signals specified symbolically sing microinstrctions Label control SR SR2 Register control emory P control Seqencing Fetch P P Seq P Etshft ispatch em A Etend ispatch 2 LW2 Seq R Fetch SW2 Fetch Rformat Fnc code A B Seq Fetch BEQ Sbt A B Ot-cond Fetch JUP Jmp address Fetch Will two implementations of the same architectre have the same microcode? What wold a microassembler do? 3

12 icroinstrction format Field name Vale Signals active omment Op = ase the to add. control Sbt Op = ase the to sbtract; this implements the compare for branches. Fnc code Op = Use the instrction's fnction code to determine control. SR P SrcA = Use the P as the first inpt. A SrcA = Register A is the first inpt. B SrcB = Register B is the second inpt. SR2 SrcB = Use as the second inpt. Etend SrcB = Use otpt of the sign etension nit as the second inpt. Etshft SrcB = Use the otpt of the shift-by-two nit as the second inpt. two s sing the rs and rt fields of the IR as the nmbers and ptting the into s A and B. Reg, a sing the rd field of the IR as the nmber and Register Regst =, the contents of the Ot as the. control emtoreg = R Reg, a sing the rt field of the IR as the nmber and Regst =, the contents of the R as the. emtoreg = P em, sing the P as address; write reslt into IR (and lor = the R). emory em, sing the Ot as address; write reslt into R. lor = em, sing the Ot as address, contents of B as the lor =. PSorce = the otpt of the into the P. P P write control Ot-cond PSorce =, If the otpt of the is active, write the P with the contents Pond of the Ot. jmp address PSorce =, the P with the jmp address from the instrction. P Seq rtl = hoose the net microinstrction seqentially. Seqencing Fetch rtl = Go to the first microinstrction to begin a new instrction. ispatch rtl = ispatch sing the RO. ispatch 2 rtl = ispatch sing the RO 2. aimally vs. inimally Encoded No encoding: bit for each path operation faster, reqires more (logic) sed for Va 78 an astonishing K of! Lots of encoding: send the microinstrctions throgh logic to get control signals ses less, slower Historical contet of IS: Too mch logic to pt on a single chip with everything else Use a RO (or even RA) to hold the microcode It s easy to add new instrctions 6 icrocode: Trade-offs The Big Pictre istinction between specification and implementation is sometimes blrred Specification Advantages: Easy to design and write esign architectre and microcode in parallel Implementation (off-chip RO) Advantages Initial representation Seqencing control Finite state diagram Eplicit net state fnction icroprogram icroprogram conter + dispatch ROS Easy to change since vales are in Logic representation Logic eqations Trth tables an emlate other architectres an make se of internal s Implementation isadvantages, SLOWER now that: ontrol is implemented on same chip as processor Implementation techniqe Programmable logic array only RO is no longer faster than RA No need to go back and make changes 7 8

13 Eercícios Uma Implementação onociclo Na Implementação lticiclo da próima lâmina, diga: 5.: Qe instrções, se eiste algma, não continariam fncionando se: Regst = Src = emtoreg = = 5.2: Qe instrções, se eiste algma, não continariam fncionando se: Regst = Src = emtoreg = = P address [3 ] [3 26] [25 2] [2 6] [5 ] [5 ] ontrol Regst Branch em emtoreg Op em Src Reg 2 [5 ] Sign etend Shift left 2 control reslt reslt PSrc 9 5 Eercícios Uma Implementação lticiclo Na Implementação lticiclo da próima lâmina, diga: 5.3: Qe instrções, se eiste algma, não continariam fncionando se: Regst = emtoreg = e Ior = AlSrcA = 5.: Qe instrções, se eiste algma, não continariam fncionando se: Regst = emtoreg = Ior = AlSrcA = Pwr P Ior em em emory em IR [25 2] [2 6] [5 ] [5 ] emory [5 ] Regst 6 emtoreg 2 Reg Sign etend [5 ] 2 32 Shift left 2 A B SrcA 2 3 control SrcB Op reslt Ot 5 52