Organização de um processador

Transcrição

1 Organização de m processador João Canas Ferreira Arqitectra de Comptadores FEUP/LEIC Contém figras de Compter Organization and Design (cap. 5), D. Patterson & J. Hennessey, 3ª. ed., KP Tópicos Introdção 2 Caminho de dados (path) 3 Unidade de controlo niciclo Unidade de controlo mlticiclo ArqComp: Organização de m processador 2/

2 Introdção 2 Caminho de dados (path) 3 Unidade de controlo niciclo Unidade de controlo mlticiclo ArqComp: Organização de m processador 3/ Generalidades O desempenho do processador depende do número de instrções eectadas, do CPI e do período do relógio. Período de relógio e CPI dependem da organização do processador. Organização do processador depende do conjnto de instrções a sportar. RISC = Redced Instrction Set Compter: instrções simples, qe facilitam o projecto do CPU, beneficiando CPI e período de relógio em detrimento do nº de instrções: IPS, Alpha, Sparc. CISC = Comple Instrction Set Compter: instrções mais poderosas, cja implementação é mais complicada: Intel IA-32. CPU = caminho de dados + nidade de controlo ArqComp: Organização de m processador /

3 Instrções sportadas Instrções lógico-aritméticas add $t3, $t2, $t $t3 = $t2 + $t addi $t, $t5, 2 $t = $t5 + 2 Valor imediato de 6 bits (com sinal): sofre etensão de sinal para 32 bits. Instrções de acesso a memória (load/store) lw $t, 5($t) $t mem[$t+] sw $t, 5($t) mem[$t+] $t Deslocamento (imediato) de 6 bits (sofre etensão de sinal). Saltos condicionais e incondicionais beq $t, $t, (5 << 2) Deslocamento relativo é número de 6 bits (com sinal); sofre etensão para 32 bits após deslocamento de 2 bits. j +; {[3:28],26 d << 2} ArqComp: Organização de m processador 5/ Codificação das instrções sportadas Instrções tipo R opcode rs rt rd shamt fnct add $t, $t, $t2 com $t: rd, $t: rs, $t2: rt Instrções do tipo I opcode rs rt imediato addi $t, $t, 87 lw $t, 5($t) Instrções do tipo J 3 opcode j endereço com $t: rt, $t: rs com $t: rt, $t: rs ArqComp: Organização de m processador 6/

4 Aspectos comns Obs: Para já, ignorar a instrção de salto incondicional. Os dois primeiros passos do tratamento de todas as instrções são idênticos:. Enviar o conteúdo do contador de programa () para a memória de instrções e obter a instrção. 2. Ler m o dois registos (sando os campos da instrção para os seleccionar). A instrção de load apenas necessita de ler m registo. As acções sbseqentes dependem da instrção, mas são semelhantes para instrções da mesma classe. esmo instrções de classes diferentes têm semelhanças. Por eemplo, todas (ecepto o salto incondicional) tilizam a : lógico-aritméticas: efecta a operação; load/store: é sada para cálclo do endereço efectivo; salto condicional: é sada para efectar a comparação. ArqComp: Organização de m processador 7/ Vista geral do processador IPS básico ress Instrction Instrction Register # ress Register # Register # Diagrama abstracto (algmas entradas estão ligadas a várias fontes). ArqComp: Organização de m processador 8/

5 Organização do processador IPS básico Branch operation ress Instrction Instrction Register # em ress Register # Register # Reg em Control ArqComp: Organização de m processador 9/ Introdção 2 Caminho de dados (path) 3 Unidade de controlo niciclo Unidade de controlo mlticiclo ArqComp: Organização de m processador /

6 Elementos para obtenção de instrções Instrction address Instrction Sm Instrction a. emória de instrções b. Contador de programa c. Somador ArqComp: Organização de m processador / Obtenção de instrções address Instrction Instrction ArqComp: Organização de m processador 2/

7 Elementos para instrções do tipo R 5 operation Register nmbers reslt 2 Reg a. Banco de registos b. ArqComp: Organização de m processador 3/ Elementos para cálclo de endereços em ress 6 32 etend em a. emória de dados b. Unidade de etensão de sinal ArqComp: Organização de m processador /

8 Elementos para avaliação da condição de salto + Sm Destino do salto Instrção 2 2 operation Para controlo do salto Reg 6 32 etend ArqComp: Organização de m processador 5/ Instrções tipo R e acessos a memória Instrção 2 Reg 2 Src operation reslt ress em emtoreg 6 32 etend em ArqComp: Organização de m processador 6/

9 Caminho de dados (qase) completo Src reslt address Instrction Instrction 2 Reg 2 Src operation reslt ress em emtoreg 6 32 etend em Ainda não incli sporte para saltos incondicionais (j). ArqComp: Organização de m processador 7/ Introdção 2 Caminho de dados (path) 3 Unidade de controlo niciclo Unidade de controlo mlticiclo ArqComp: Organização de m processador 8/

10 Controlo da opcode rs rt rd shamt fnct Controlador principal Op Controlador da Sinais de controlo gerais Sinais de controlo para A fnciona em três contetos diferentes.. instrções lógico-aritméticas: Op= 2. cálclo de endereços: Op= 3. comparação: Op= ArqComp: Organização de m processador 9/ Especificação do controlador da A especificação detalhada do controlador de é a seginte: opcode Op Operação Fnct Op. Ctrl lw load word XXXXXX soma sw store word XXXXXX soma beq branch eqal XXXXXX sbtracção R soma soma R sbtracção sbtracção R AND e-lógico R OR o-lógico R set on less than set on less than A colna Ctrl especifica os valores qe a entrada de controlo da deve receber, por forma a qe este componente eecte a operação apropriada a cada conteto. ArqComp: Organização de m processador 2/

11 Observações gerais sobre a descodificação Os bits 3:26 da instrção contêm sempre o código da instrção. Os dois registos a serem lidos são sempre especificados pelos campos rs e rt (posições 25:2 e 2:6). [Instrções tipo R, beq e sw] O registo de base para acessos a memória esta sempre nas posições 25:2 (rs). [Instrções lw e sw] A constante de 6 bits ocpa sempre as posições 5:. [Instrções beq, lw e st] O registo de destino está em ma de das posições:. posição 2:6 (rt)) [ instrção lw] 2. posição 5: (rd) [instrção R] É necessário acrescentar m mltipleador para seleccionar entre as das fontes. ArqComp: Organização de m processador 2/ Caminho de dados com mltipleadores e controlo Src reslt Reg address Instrction Instrction Instrction [25:2] Instrction [2:6] 2 [3:] 2 reslt Instrction [5:] RegDst Src em ress emtoreg Instrction [5:] 6 32 etend control em Instrction [5:] Op ArqComp: Organização de m processador 22/

12 Especificação dos sinais de controlo O efeito dos 8 sinais de controlo é o seginte: Nome Efeito se = Efeito se = RegDst O endereço do registo a alterar vem da posição 2:6 (rt) O endereço do registo a alterar vem da posição 5: (rd) Reg Nenhm O registo especificado por RegDst é alterado para o valor presente na entrada Src 2º operando da vem da saída 2 do banco de registos. 2º operando da é a constante inclída na instrção Src assme valor + assme valor prodzido por somador do endereço. em Nenhm emória fornece valor pedido. emwrite Nenhm emória garda valor especificado por entrada emtoreg O valor a escrever no banco de registos provem da O Valor a escrever no banco de registos provem da memória Branch Instrção não é beq Instrção é beq ArqComp: Organização de m processador 23/ Detalhes das ligações da nidade de controlo reslt RegDst Branch Instrction [3Ð26] Control em emtoreg Op em Src Reg address Instrction [3Ð] Instrction Instrction [25Ð2] Instrction [2Ð6] Instrction [5Ð] 2 2 reslt ress Instrction [5Ð] 6 32 etend control Instrction [5Ð] ArqComp: Organização de m processador 2/

13 Especificação do controlador principal Instrção RegDst Src emtoreg Reg R lw sw X X beq X X Instrção em em Branch op[] op[] R lw sw beq Para obter tabelas de verdade reglares, basta sbstitir o nome das instrções pelo se código nmérico. ArqComp: Organização de m processador 25/ Tratamento de instrções do tipo R reslt RegDst Instrction [3 26] Control Branch em emtoreg Op em Src Reg Instrction [25 2] address Instrction [2 6] Instrction 2 [3 ] reslt Instrction 2 Instrction [5 ] ress Instrction [5 ] 6 32 etend control Instrction [5 ] ArqComp: Organização de m processador 26/

14 Tratamento de instrções de load reslt RegDst Branch Instrction [3-26] Control em emtoreg Op em Src Reg address Instrction Instrction Instrction [25-2] Instrction [2-6] 2 [3-] 2 reslt Instrction [5-] ress Instrction [5-] 6 32 etend control Instrction [5-] ArqComp: Organização de m processador 27/ Tratamento da instrção de salto condicional reslt RegDst Instrction [3-26] Control Branch em emtoreg Op em Src Reg address Instrction [3-] Instrction Instrction [25-2] Instrction [2-6] Instrction [5-] 2 2 reslt ress Instrction [5 ] 6 32 etend control Instrction [5-] ArqComp: Organização de m processador 28/

15 Tratamento da instrção de salto incondicional Instrction [25-] Jmp address [3-] [3-28] reslt RegDst Jmp Branch Instrction [3Ð26] Control em emtoreg Op em Src Reg address Instrction [3-] Instrction Instrction [25-2] Instrction [2-6] Instrction [5-] 2 2 reslt ress Instrction [5-] 6 32 etend control Instrction [5-] ArqComp: Organização de m processador 29/ Limitações da implementação niciclo Unidades de controlo niciclo não são sadas em processadores actais. O período de relógio é determinado pela instrção mais demorada (provavelmente a instrção de load). CPI=, mas período de relógio demorado. Para CPUs mito simples, pode ser m abordagem viável. Para CPUs com instrções de compleidade mito diferente, não é ma boa abordagem. Eemplos: divisão inteira é mito mais demorada qe soma operações de vírgla fltante são mito mais demoradas qe operações sobre inteiros Esta abordagem não permite segir a regra: redzir o tempo de processamento dos casos mais comns Alternativa: dividir tratamento de instrções em etapas e sar m período de relógio mais crto (m ciclo por etapa). ArqComp: Organização de m processador 3/

16 Introdção 2 Caminho de dados (path) 3 Unidade de controlo niciclo Unidade de controlo mlticiclo ArqComp: Organização de m processador 3/ Características de ma implementação mlticiclo O tratamento de cada instrção é dividido em etapas. O número de etapas varia com o tipo de instrção, mas é sempre o mesmo para ma dada instrção. Drante m ciclo de relógio, o processador eecta apenas ma etapa. Uma nidade fncional pode ser sada mais qe ma vez drante o processamento de ma instrção, desde qe seja em etapas diferentes. É necessário inrodzir registos internos para preservar os sinais prodzidos nma dada etapa e qe sejam necessários nma etapa sbseqente da mesma instrção. Dados necessários para instrções sbseqentes devem ser preservados em elementos de memória visíveis ao programador: banco de registos, o memória. ArqComp: Organização de m processador 32/

17 path para implementação mlticiclo ress Instrction A emory Instrction or emory Register # Register # Register # B Ot ma única nidade de memória ma única (em vez de ma e dois somadores) registos internos adicionais: registo de instrções (IR), registo de dados de memória (DR), saída da (Ot), entradas da (A e B). ArqComp: Organização de m processador 33/ path para instrções básicas Instrction ress [25-2] emory em Instrction [2-6] Instrction [5-] Instrction Instrction [5-] Instrction [5-] 2 2 A B 2 3 reslt Ot emory 6 32 etend (faltam algns elementos para o tratamento de saltos) mltipleador adicional na entrada sperior da mltipleador : na entrada inferior da ArqComp: Organização de m processador 3/

18 path com sinais de controlo IorD em em IR RegDst Reg SrcA Instrction [25 2] ress A Instrction emory [2 6] 2 em Instrction [5 ] Instrction Instrction [5 ] Instrction [5 ] 2 B 2 3 reslt Ot emory 6 32 etend control Instrction [5 ] emtoreg SrcB Op ArqComp: Organização de m processador 35/ Processador mlticiclo completo Cond Sorce Instrction [3-26] Instrction ress [25-2] emory em Instrction [2-6] Instrction [5-] Instrction Instrction [5-] emory IorD em em emtoreg IR Instrction [25-] Instrction [5-] Otpts Control Op [5-] Op SrcB SrcA Reg RegDst etend 2 A B [3-28] control reslt Jmp address [3-] Ot 2 Instrction [5-] ArqComp: Organização de m processador 36/

19 Especificação dos sinais de controlo (/2) Sinais de controlo de bit: Nome Efeito se = Efeito se = RegDst Destino de escrita no RF é especificado por rt Destino de escrita no RF é especificado por rd Reg Nada Efecta-se escrita no RF SrcA º operando da é º operando vem do registo A em Nada emória fornece item de dados em Nada emória garda item de dados emtoreg Valor a escrever em RF vem de Ot Valor a escrever em RF vem de DR IorD fornece endereço de memória Ot fornece endereço de memória IR Nada Saída de memória escrita em IR Nada actalizado WRiteCond Nada actalizado se saída da estiver activa ArqComp: Organização de m processador 37/ Especificação dos sinais de controlo (2/2) Sinais de controlo de 2 bits: Nome Valor Efeito op soma sbtrai O campo fnct determina a operação da SrcB 2ª entrada da provém de B 2ª entrada da é 2ª entrada da é IR[5:], c/ etensão de sinal 2ª entrada da é IR[5:], c/ etensão de sinal e deslocamento de 2 bits à esqerda Sorce Saída da é enviada para Valor de Ot é enviado para Destino de salto incondicional enviado para ArqComp: Organização de m processador 38/

20 Etapas do processamento de instrções Etapa Tipo R em Branch Jmp IR em[]; + 2 A reg[ir[25:2]]; B reg[ir[2:6]]; Ot + EtSin(IR[5:]) << 2 3 Ot A op B Ot A + EtSin(IR[5:]) Reg[IR[5:]] Ot Load: DR em[ot] o Store: em[ot] B 5 Load: Reg[IR[2:6]] DR if (A==B) Ot {[3:28], IR[25:], } Banco de registos é lido em todos os ciclos, mas desde qe IR não se modifiqe, os valores à saída do banco são sempre os mesmos (qalqer actalização só acontece na etapa final do tratamento da instrção). ArqComp: Organização de m processador 39/ Obtenção de instrções e descodificação Start Instrction fetch Instrction decode/ Register fetch em SrcA = IorD = IR SrcB = Op = SrcA = SrcB = Op = Sorce = (Op = 'LW') or (Op = 'SW') (Op = R-type) (Op = 'BEQ') (Op = 'J') emory-reference FS R-type FS Branch FS Jmp FS ArqComp: Organização de m processador /

21 Acessos a memória From state (Op = 'LW') or (Op = 'SW') 2 emory address comptation SrcA = SrcB = Op = 3 (Op = 'LW') emory access (Op = 'SW') 5 emory access em IorD = em IorD = emory read completion step Reg emtoreg = RegDst = To state (Figre 5.32) ArqComp: Organização de m processador / Instrções do tipo R From state (Op = R-Type) 6 Eection SrcA = SrcB = Op = 7 R-type completion RegDst = Reg emtoreg = To state (Figre 5.32) ArqComp: Organização de m processador 2/

22 Instrções de salto Condicional Incondicional From state From state (Op = 'BEQ') (Op = 'J') Branch completion Jmp completion 8 SrcA = 9 SrcB = Op = Cond Sorce = Sorce = To state To state (Figre 5.32) (Figre 5.32) ArqComp: Organização de m processador 3/ Unidade de controlo completa Start Instrction fetch em SrcA = IorD = IR SrcB = Op = Sorce = Instrction decode/ fetch SrcA = SrcB = Op = (Op = 'LW') or (Op = 'SW') (Op = R-type) (Op = 'BEQ') (Op = 'J') emory address comptation Eection Branch completion Jmp completion SrcA = SrcB = Op = (Op = 'SW') SrcA = SrcB = Op = SrcA = SrcB = Op = Cond Sorce = Sorce = (Op = 'LW') emory access emory access R-type completion em IorD = em IorD = RegDst = Reg emtoreg = emory read completon step RegDst = Reg emtoreg = ArqComp: Organização de m processador /