Circuitos CMOS: Um resumo

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1 Circuitos CMOS: Um resumo João Canas Ferreira Junho de 2004 Resumo Este documento apresenta um resumo elementar do funcionamento dos circuitos digitais integrados CMOS. São apresentados modelos manuais aplicáveis aos regimes de funcionamento usuais em circuitos digitais 1. Conteúdo 1. Medidas de desempenho 1 2. Transístores MOS Princípio de funcionamento, Comportamento estático, Comportamento dinâmico, O inversor CMOS estático Funcionamento qualitatitvo, Comportamento estático, Comportamento dinâmico, Dimensionamento dos transístores, Influência do sinal de entrada, Portas lógicas complexas CMOS Características estáticas, Características dinâmicas, Tempo de propagação em árvores RC, Medidas de desempenho O atraso de propagação t p de uma porta digital indica a rapidez com que esta responde a uma mudança nas suas entradas, i.e., representa o atraso que afecta o sinal quando passa pela porta. O atraso t p é medido entre o meio da excursão do sinal de entrada e o meio da excursão do sinal de saída (ver fig. 1); supõe-se naturalmente que o sinal de saída comuta devido à comutação de entrada. O atraso associado a uma comutação H L na saída designa-se por t phl ; para uma comutação L H é t plh. Em geral, t phl t plh. O atraso t p é a média tp = t phl +t plh 2 1 Este resumo segue principalmente a exposição da matéria feita em [3]. FEUP/LEEC,PCVLSI 1/30 ver. 0.2, 2003/04

2 Sec. 1 Medidas de desempenho 2/30 V in Entrada 50% 50% t t plh V out t phl Saída 50% 50% t t f t r Figura 1: Definição de tempo de propagação e de tempos de subida/descida. O atraso t p é uma métrica artificial sem significado físico próprio, mas, mesmo assim, de grande utilidade na comparação entre diferentes tecnologias. O atraso de propagação é uma função da tecnologia de fabrico e da topologia do circuito e também dos declives dos sinais de entrada e saída da porta lógica. Os tempos de subida (t r ) e descida (t f ) aplicam-se a formas de onda individuais e definem a rapidez com que o sinal transita entre dois níveis. Estes tempos são medidos entre os pontos de 10% e de 90% da forma de onda para evitar incertezas sobre quando a transição começa ou termina. Ao comparar o desempenho de portas lógicas implementadas em diferentes tecnologias ou com diferentes estilos, é importante não obscurecer os resultados apresentados com outras influências (fan-in, fan-out, etc.). Geralmente usa-se um oscilador em anel composto por um número ímpar de inversores (ver fig. 2). O período de oscilação T é determinado pelo tempo de propagação através do anel completo de N inversores: T = 2 t p N v 0 v 1 v 2 v 3 v 4 v 5 Figura 2: Oscilador em anel

3 Sec. 2 Transístores MOS 3/30 O factor 2 surge porque um ciclo completo requer duas transições em cada inversor: uma transição H L e outra L H. Esta equação só é válida se 2Nt p (t f + t r ), senão o circuito pode não entrar ou permanecer em oscilação. Tipicamente são necessários pelo menos cinco inversores. O oscilador em anel não é um circuito típico; muitas vezes a frequência de operação atingida por circuitos reais é 50 a 100 vezes inferior (com a excepção de circuitos cuidadosamente optimizados). Contudo serve para quantificar diferenças entre tecnologias de fabrico ou técnicas de projecto. Os circuitos digitais MOS são muitas vezes modelados como uma malha RC semelhante à apresentada na figura 3. A resposta do circuito a um degrau de 0 a V é uma exponencial dada pela fórmula V out (t) = V(1 e t/τ ) A quantidade τ = RC designa-se por constante de tempo do circuito. v in + R C v out Figura 3: Malha RC O sinal de saída demora t = ln(2)τ = 0.69τ a atingir um nível de 50% de V e t = ln(9)τ = 2.2τ a atingir 90% de V. 2 Transístores MOS A figura 4 representa um transístor MOS do tipo n, i.e., fonte (S) e dreno (D) estão dopados com átomos dadores. Em circuitos integrados o substrato de todos os dispositivos do mesmo tipo está ligado a uma tensão fixa: GND para NMOS e VDD para PMOS. A descrição desta secção é feita em termos de transístores NMOS, mas o funcionamento de transístores PMOS é em tudo equivalente. 2.1 Princípio de funcionamento Numa primeira análise o transístor MOS pode ser considerado como um interruptor controlado pela tensão presente no terminal designado como porta (terminal G da figura 4); sempre que esta tensão ultrapassa um dado valor (a tensão de limiar V T ) estabelece-se um canal condutor entre fonte e dreno, o que permite o surgimento de uma corrente eléctrica entre estes terminais (desde que exista também uma diferença de tensão entre fonte e dreno). A condutividade do canal é modulada pela tensão da porta: quanto maior for a diferença de tensão entre porta e fonte, menor é a resistência do canal

4 Sec. 2 Transístores MOS 4/30 S V GS + G D - n+ n+ canal n zona de depleção substrato p B Figura 4: Transístor NMOS com tensão V GS positiva. e maior é a corrente. O canal desaparece se a tensão entre porta e fonte for inferior a V T e, nesse caso, o transístor comporta-se como um interruptor aberto. 2.2 Comportamento estático Começamos por analisar a situação V GS = 0 e todos os terminais ligados a GND (0 V). Então, fonte e dreno constituem junções pn polarizadas com 0 V (ou seja, não-condutoras). A aplicação de uma tensão positiva à porta (em relação à fonte) provoca a acumulação de cargas positivas na porta e negativas no substrato; para valores baixos da tensão este efeito é obtido por repulsão das lacunas da zona do substrato situada directamente sob a porta, criando assim uma zona de depleção. Aumentando a tensão da porta provoca-se a inversão da parte dessa zona mais próxima da porta (i.e., passa de uma zona tipo p como o restante substrato para uma zona condutora do tipo n). Este fenómeno designa-se por inversão forte (strong inversion). Aumentos maiores da tensão da porta não modificam a zona de depleção mas resultam na presença de mais electrões na camada de inversão sob o óxido, atraídos das zonas n + da fonte e do dreno. Assim, forma-se uma canal condutor do tipo n entre a fonte e o dreno. Conforme decorre desta descrição, o funcionamento do transístor é muito dependente das características físicas da zona de inversão. Por exemplo, a qualidade da superfície do substrato é absolutamente vital para um bom funcionamento do dispositivo. Também pela mesma razão quaisquer fenómenos físicos que ocorram na interface substrato/óxido têm grande impacto sobre as características de funcionamento Tensão de limiar Embora existam fórmulas que permitem obter a tensão de limiar a partir das características físicas e geométricas do transístor, é mais frequente tomarse como um parâmetro empírico dado V T0, a tensão de limiar medida com

5 Sec. 2 Transístores MOS 5/30 V SB = 0. Quando existe uma diferença de tensão entre substrato e fonte, a tensão a que se inicia a inversão forte aumenta. A este fenómeno chama-se efeito de corpo. A tensão de limiar, em geral, é dada por V T = V T0 +γ( 2φ F +V SB 2φ F ) em que γ é o coeficiente de efeito de corpo e φ F é o potencial de Fermi, uma característica do material. Para transístores NMOS e para transístores PMOS φ T é o potencial térmico φ F = φ T ln( N A n i ) φ F = φ T ln( n i N D ) φ T = kt q = 26 mv a 300 K. Para substratos típicos do tipo P, φ F 0.3V. Outros valores típicos para um processo CMOS 0.25 µm: 2φ F = 0.6V, γ = 0.4 V. A tensão de limiar é positiva para um dispositivo do tipo n típico e negativa para um dispositivo do tipo p Regime linear Pressuposto: O canal entre fonte e dreno está completo (ver fig. 5). Assuma-se inicialmente que V GS > V T e que V DS é uma tensão positiva pequena. S V GS G D V DS I D n+ V(x) n+ - + L x substrato p B Figura 5: Transístor NMOS com canal formado. A diferença de tensão entre fonte e dreno provoca a passagem de uma corrente I D = k n W ((V GS V T )V DS V DS 2 ) = k n ((V GS V T )V DS V DS 2 ) L 2 2

6 Sec. 2 Transístores MOS 6/30 em que k n é a transcondutância do processo k n = µ n C ox = µ nǫ ox t ox O valor k n = k n W L é o factor de ganho do dispositivo (também é representado por β). Para valores pequenos de V DS, o factor quadrático da fórmula de I D pode ser desprezado, obtendo-se assim uma relação linear entre I D e V DS. Este regime (ou zona) de operação é designado por regime resistivo ou linear Regime de saturação À medida que V DS aumenta deixa de ser possível assumir que o canal se estende da fonte ao dreno, já que do lado do dreno a tensão não é suficiente para manter o canal aberto: V GD V T. Esta situação ocorre a partir do ponto para o qual V GS V(x) < V T (ver figura 6), deixando de existir canal junto ao dreno (pinch-off ). Este regime de operação é caracterizado por V GS V DS V T S V GS G D V DS > V GS - V T I D n+ V n+ - GS -V T + substrato p B Figura 6: Transístor NMOS em saturação. Neste regime a queda de tensão no canal é fixa (V GS V T ) e, portanto, a corrente é constante (os portadores móveis do canal atingem o dreno devido à aceleração promovida pelo campo eléctrico existente). Pondo V DS = V GS V T na equação para a corrente, obtém-se I D = k n 2 W L (V GS V T ) 2 com I D a depender quadraticamente de V GS e independente em primeira análise de V DS Modulação do canal Na realidade variações de V DS têm influência sobre o comprimento efectivo do canal: o aumento de V DS causa o crescimento da zona de depleção

7 Sec. 2 Transístores MOS 7/30 junto ao dreno, reduzindo assim o comprimento efectivo do canal. Este efeito é geralmente representado pelo parâmetro empírico λ, o parâmetro de modulação do comprimento do canal. Então, a corrente vem dada por I D = I D(1+λV DS ) em que I D representa a corrente obtida pela fórmula da sub-secção anterior (sem modulação do canal). Em geral λ é inversamente proporcional ao comprimento do canal, i.e., em transístores mais pequenos o efeito é mais pronunciado. Para um processo CMOS 0.25 µm típico, tem-se λ = 0.06V 1 para transístores NMOS e λ = 0.1V 1 para transístores PMOS Saturação de velocidade O comportamento dos transístores de canal muito curto apresenta desvios consideráveis dos regimes resistivo e saturado descritos nas sub-secções anteriores. A principal causa é um fenómeno designado por saturação de velocidade. A derivação das equações anteriores assume que a velocidade dos portadores de carga é proporcional ao campo eléctrico, i.e., a mobilidade dos portadores é constante. Na realidade quando o campo eléctrico atinge um valor crítico ξ c, a velocidade dos portadores tende a saturar devido às colisões cada vez mais frequentes com a rede cristalina. A velocidade de saturação é aproximadamente 10 5 m/s, tanto para lacunas como para electrões. O valor de ξ c depende dos níveis de dopagem, e varia, para electrões, entre 1 e 5 V/µm. Para um dispositivo NMOS de 0.25 µm são precisos apenas 2 V para atingir o valor crítico. O valor do campo eléctrico crítico é superior para lacunas, pelo que os transístores PMOS são menos susceptíveis a este fenómeno. A tensão dreno-fonte a partir da qual o efeito de saturação de velocidade se faz sentir é dada por com V GT = V GS V T e V DSAT = κ(v GT )V GT κ(v) = 1 1+v/(ξ c L) O factor κ(v) é uma medida do grau de saturação. Para dispositivos de canal curto (L pequeno) e para valores suficientemente elevados de V GT, κ é substancialmente inferior a 1. O transístor entra em saturação antes de V DS atingir V GS V T, i.e., antes de entrar no regime de saturação normal (pinch-off ). Consequentemente, estes transístores operam mais frequentemente em condições de saturação que transístores de canal longo. Num modelo aproximado, a corrente I D comporta-se conforme descrito anteriormente para V DS < V DSAT ; a partir desse valor de V DS a corrente de

8 Sec. 2 Transístores MOS 8/30 saturação é dada por I DSAT = υ sat C ox W(V GS V T V DSAT /2) em que υ sat é a velocidade constante dos portadores neste regime. Esta é uma aproximação empírica que funciona bem para circuitos digitais; existem abordagens mais rigorosas. I DSAT apresenta uma dependência linear de V GS que é claramente diferente da dependência quadrática exibida pelos dispositivos mais longos. O resultado prático é a redução da corrente que o transístor é capaz de fornecer para um dado valor de V DS. Por outro lado, uma redução da tensão de operação V DD afecta menos os dispositivos curtos que os longos Variação da mobilidade O movimento superficial 2 dos portadores é afectado pelo campo eléctrico perpendicular associado à tensão da porta. Um modelo simples para o fenómeno pode ser obtido substituindo a mobilidade normal µ n pela mobilidade dada por µ n µ = 1+θ(V GS V T ). O parâmetro θ é o factor de modulação da mobilidade. Com este modelo, a transcondutância do transístor passa a ser dada por k n = i.e. o efeito final é de redução Corrente sub-limiar k n(w/l) 1+θ(V GS V T ), Na realidade, a corrente de dreno do transístor MOS não cai para 0 a V GS = V T. O transístor encontra-se encontra-se antes num regime de condução parcial, a chamada inversão fraca., em que existe uma corrente pequena, a corrente sub-limiar ou de inversão fraca : a transição entre condução e não-condução não é abrupta. A corrente tem uma evolução exponencial semelhante à que ocorre num transístor bipolar 3. Neste regime, a corrente pode ser aproximada por I D = I S e V GS nkt/q ( 1 e V DS kt/q ) (1+λV DS ), em que I S e n 1 são parâmetros empíricos. Nas aplicações digitais, a presença desta corrente é indesejável porque constitui um desvio do comportamento de interruptor. A diminuição da 2 O canal é essencialmente uma estrutura superficial. 3 Na ausência de canal, o sistema fonte-substrato-dreno constitui um transístor bipolar parasita.

9 Sec. 2 Transístores MOS 9/30 corrente I D com V GS (para V GS < V T ) é uma medida da qualidade da tecnologia para aplicações digitais. É frequentemente dada por S, a variação necessária de V GS para uma redução do valor de I D de um factor de 10: S = n ( kt q ) ln(10) em mv/década. Para n = 1 (a melhor situação) S = 60 mv/dec; para uma situação mais realista, n = 1.5, tem-se S = 90 mv/dec. O valor de S aumenta com a temperatura. O valor de n depende da topologia intrínseca do dispositivo e da sua estrutura Variação da tensão de limiar Para um transístor de canal curto (Lx j, ver a figura 7), as aproximações feitas para calcular I D deixam de ser válidas (porque assumem que a zona de depleção é apenas causada por V GS ). Na realidade, o valor de V T0 é menor. xj n+ L x dm n+ zona de depleçäo devida às junções pn p (N a ) Figura 7: Transístor de canal curto (variação de V T0 ). Para a disposição indicada na figura 7, a redução da tensão de limiar é ( xj ) ( ) ( V T0 ) SCE = γ 1+ 2x dm 1, L x j resultando em (V T0 ) SCE = V T0 ( V T0 ) SCE. O valor de x dm (a altura máxima da zona de depleção induzida) é 2ǫ Si (2 φ F ) x dm =. qn a

10 Sec. 2 Transístores MOS 10/ Transístores PMOS Todas as equações derivadas para transístores NMOS são também válidas para transístores PMOS, desde que a polaridade de todas as correntes e tensões seja invertida Modelo simplificado de análise Juntando as equações obtidas para o funcionamento nos vários regimes obtém-se um modelo simples, passível de ser aplicado manualmente à análise de circuitos digitais. Assim, o transístor MOS pode ser modelado por uma fonte de corrente entre dreno e fonte, com o valor da corrente a ser controlado pela tensão da porta (ver fig. 8). G S I D D Figura 8: Modelo equivalente do transístor MOS. B I D = k W L I D = 0 se V GT 0 ( V GT V min V min 2 ) (1+λV DS ) se V GT 0 2 com V min = min(v GT,V DS,V DSAT ) V GT = V GS V T e V T = V T0 +γ( 2φ F +V SB 2φ F ) Modelo do transístor como interruptor Embora o modelo anterior seja aplicável à análise de portas lógicas simples, o facto de ser não-linear impede a sua utilização manual em situações mais complexas. Tem assim interesse dispor de um modelo mais simples. O transístor pode ser modelado como um interruptor com resistência interna (ver fig. 9): se V GS < V T, o interruptor está aberto (I D = 0), senão o transístor é simplesmente uma resistência R on. S V GS V T R on Figura 9: Modelo de transístor como um interruptor. Em geral R on varia com o tempo, é não-linear e depende do ponto de operação do transístor. No estudo do comportamento de comutação de sistemas digitais é vantajoso substituir R on por R eq, uma resistência linear e D

11 Sec. 2 Transístores MOS 11/30 constante escolhida de forma a que o resultado final seja parecido com o que seria obtido com R on. Uma abordagem razoável consiste em usar o valor médio da resistência na região de operação relevante. Mais simples ainda é usar o valor médio das resistências nos dois extremos do intervalo de interesse: R eq = 1 2 (R on(t 1 )+R on (t2)) em que t 1 e t 2 são os instantes do início e do fim da comutação, respectivamente. Exemplo Um cenário comum é constituído pela descarga de um condensador de V DD para GND através de um transístor NMOS com a porta a V DD, conforme se mostra na figura 10. V DS (V DD V DD /2) V DD C L Figura 10: Descarga de um condensador através de um transístor NMOS. Interessa especialmente a situação em que a tensão nos terminais do condensador desce para V DD /2 (devido à definição de atraso de propagação). Assumindo que V DD V DSAT é legítimo afirmar que o transístor está em saturação durante toda a transição. Neste caso: R eq = 1 ( ) V DD 2 I DSAT (1+λV DD ) + V DD /2 I DSAT (1+λV DD /2) com R eq = 1 2 V DD I DSAT Simplificando 4 obtém-se ( R eq 3 4 I DSAT = k W L λV DD 2(1+λV DD /2) V DD I DSAT Algumas observações importantes: ( 1 5 ) 6 λv DD ) ( (V DD V T )V DSAT V DSAT 2 ) 2 A resistência é inversamente proporcional a W/L; 4 Para simplificar a expressão entre parêntesis, aproxime cada um dos termos pelos dois primeiros elementos da respectiva série de Taylor (considerando cada termo uma função de V ) para V = V DD.

12 Sec. 2 Transístores MOS 12/30 Variação da resistência Resistência equivalente de descarga (Ω) Razão W/L Figura 11: Variação da resistência de descarga equivalente com as dimensões do canal para uma tecnologia CMOS 0.25 µm. Para V DD V T +V DSAT /2 a resistência é quase independente de V DD. A figura 11 ilustra mostra a forma como a resistência equivalente R eq varia com a razão W/L. 2.3 Comportamento dinâmico A resposta dinâmica de um transístor MOS é uma função do tempo que demora a (des)carregar os condensadores parasitas intrínsecos e o condensador que representa a carga. Os condensadores parasitas intrínsecos provêm de três fontes: a estrutura MOS básica, a carga presente no canal e as regiões de depleção dos díodos pn contra-polarizados do dreno e da fonte A estrutura MOS Considere-se a estrutura MOS da figura 12. Devido ao fenómeno de difusão lateral fonte e dreno tendem a ficar ligeiramente debaixo da porta (uma sobreposição de comprimento x d ), criando assim condensadores parasitas lineares com uma capacidade dada por C GSO = C GDO = C ox x d W = C o W (C GSO : capacidade gate-to-source devida a sobreposição overlap.) Como x d depende apenas do processo de fabrico, é habitual combinar este parâmetro com C ox, obtendo assim C o, as capacidades por unidade de largura do transístor.

13 Sec. 2 Transístores MOS 13/30 porta n + fonte x d x d p + W dreno L d Figura 12: Sobreposição da porta com fonte e dreno Carga da zona do canal O factor parasita mais importante é geralmente a capacidade C GC entre porta e canal. Esta pode ser dividida em três componentes: 1. C GCS : gate-to-source 2. C GCD : gate-to-drain 3. C GCB : gate-to-bulk Cada componente tem um comportamento diferente, dependendo da região de operação e das tensões nos terminais. A variação das contribuições pode ser explicada pela seguinte análise simples. Quando o transístor está ao corte, não existe canal e portanto a capacidade total surge entre a porta e o substrato: C GC = C GCB, C GCD = C GCS = 0. Na zona resistiva a formação da camada de inversão faz surgir uma camada condutora entre a porta e o substrato; logo C GCB = 0 e, por razões de simetria, C GCS = C GCD. No regime de saturação, o canal está cortado. A capacidade entre porta e dreno é aproximadamente zero, o mesmo acontecendo com C GCB ; a única capacidade não nula está entre a fonte e o dreno. As capacidades dos condensadores parasitas referidos são não-lineares e variáveis de acordo com o ponto de funcionamento. Numa análise de primeira ordem é possível adoptar uma modelo linear por secções com um valor constante e linear da capacidade em cada região de operação. A tabela 1 mostra esses valores. Regime C GCB C GCS C GCD C GC Corte C ox WL 0 0 C ox WL Linear 0 C ox WL/2 C ox WL/2 C ox WL Saturação 0 (2/3)C ox WL 0 (2/3)C ox WL Tabela 1: Valores das diversas componentes da capacidade devida ao canal.

14 N D Sec. 2 Transístores MOS 14/30 porta dreno N + A x j W L S Figura 13: Vista detalhada da junção de dreno Condensadores parasitas das junções As zonas de depleção das junções pn contra-polarizadas constituem a terceira origem de condensadores parasitas intrínsecos. A capacidade de junção (também designada por capacidade de difusão) é não-linear e diminui à medida que a junção fica menos fortemente contra-polarizada. De acordo com a figura 13, existem duas contribuição para a a capacidade de junção: 1. A junção de fundo (bottom-plate) formada pela região da fonte (ou dreno) dopada com concentração N D e o substrato (concentração N A ): C bottom = C j WL s em que C j é a capacidade por unidade de área. Esta junção é abrupta pelo que o coeficiente a usar é m A junção lateral (side-wall) formada pela fonte (N D ) e pelo channelstop p + (concentração N + A ). O nível de dopagem do channel-stop é superior ao do substrato (N + A > N A). Esta junção é gradual e o coeficiente m varia entre 0.33 e 0.5: C sw = C swx j (W +2L s ) Comox j é determinado pela tecnologia de fabrico usa-se habitualmente C jsw = C jsw x j, a capacidade por unidade linear do perímetro. Notar que não existe junção contra-polarizada do lado do canal, pelo que apenas três lados são contabilizados no perímetro. A capacidade total de difusão é Modelo capacitivo completo C diff = C bottom +C sw O modelo capacitivo completo está ilustrado na figura 14. As suas componentes são: C GS = C GCS +C GSO

15 Sec. 2 Transístores MOS 15/30 G C GS S C GD D C SB C GB C DB B Figura 14: Modelo capacitivo completo do transístor MOS. porta L D contacto do dreno W resistência parasita dreno Figura 15: Resistência parasita de dreno. C GD = C GCD +C GDO C GB = C GCB C SB = C Sdiff C DB = C Ddiff Resistências de fonte e dreno O desempenho dos transístores MOS também pode ser afectado pelas resistências parasitas de fonte e dreno. A resistência de dreno (ou de fonte, já que são análogas) é dada por (ver fig. 15): R D = L D W R +R c em que R c é a resistência de contacto e R é a resistência por quadrado da difusão, com valores típicos entre 20 e 100 Ω/. Uma expressão semelhante pode ser usada para a resistência parasita da fonte. As resistências em série causam uma degradação do desempenho, porque reduzem a corrente de dreno (para uma dada tensão V DS ). Para manter

16 Sec. 3 O inversor CMOS estático 16/30 as resistências parasitas baixas pode fazer-se o transístor mais largo que o necessário. Outra forma é usar processos CMOS com silicidação. Nestes processos, fonte e dreno são cobertos com um material de baixa resitividade (tungsténio ou titânio), o que reduz R para valores entre 1 e 4 Ω/. Num processo deste tipo e fazendo o layout com os devidos cuidados, as resistências parasitas são desprezáveis. 3 O inversor CMOS estático O inversor CMOS é o circuito estático mais simples: contém apenas um transístor PMOS e um NMOS. A sua análise detalhada permite considerar de forma particularmente directa muitas das questões que se põem para portas estáticas mais complexas. Para além disso, a análise destas portas pode ser reduzida à análise de inversores equivalentes (ver sec. 4). 3.1 Funcionamento qualitatitvo O diagrama de um inversor CMOS estático pode ser visto na figura 16, juntamente com um modelo baseado na interpretação do transístor MOS como um interruptor. Vdd Vdd Vdd R p V in V out V out V out C L R n V in =V DD V in = 0 Figura 16: Inversor CMOS e modelos. Quando V in = V DD, o transístor NMOS está em condução (V GS = V DD ) e o transístor PMOS está ao corte (V GS = 0V), criando uma ligação directa entre a saída e a massa. Nesta situação, o circuito apresenta um valor estacionário à saída de 0 V. Quando V in = 0V, dá-se a situação inversa: o transístor PMOS está em condução (V GS = V DD e o transístor NMOS está ao corte (V GS = 0V). Como se pode ver no circuito equivalente, existe então uma ligação directa entre a alimentação positiva e a saída do inversor, o que resulta num valor estacionário à saída igual a V DD. Este modelo de operação simples permite compreender muitas características importantes do inversor CMOS estático, características essas que também se estendem às outras portas lógicas estáticas:

17 Sec. 3 O inversor CMOS estático 17/30 1. A variação da tensão de saída tem uma amplitude igual à tensão de alimentação, o que, da perspectiva de imunidade ao ruído, constitui a melhor situação possível (i.e., resulta nas margens de ruído maiores). 2. Os níveis lógicos não dependem da dimensão relativa dos transístores (ratioless gates). 3. Em regime estacionário existe sempre um caminho entre a saída e a alimentação ou a massa. Consequentemente, um circuito CMOS estático tem uma impedância de saída baixa ( alguns kω), o que torna os circuitos menos susceptíveis a ruído e outras perturbações. 4. A resistência de entrada é muito elevada, já que a porta dos transístores MOS é um isolante quase perfeito. Portanto a corrente em regime estacionário é nula (i.e., o fan-out é infinito 5 ). 5. Em regime estacionário não existe ligação entre alimentação e massa, logo a porta lógica não consome potência estática. Para se obter uma noção da curva de transferência de tensão V out = f(v in ) do inversor, deve-se ter em conta de dreno satisfazem a condição I DSp = I DSn (a corrente de saída é nula). Para colocar as curvas I DS = f(v DS num eixo de coordenadas comum é preciso ter em conta que V GSp = V in VDD = V GSn V DD e que V DSp = V out VDD = V DSn V DD. Vout Vdd = 2.5 NMOS off PMOS res IDn Vin = 0 Vin = 2.5 Vin = 0.5 Vin = 2 Vin = 1.5 Vin = 1 Vin = 1 Vin = 1.5 Vin = 2 Vin = 0.5 Vout = VDSn NMOS sat PMOS res NMOS sat PMOS sat NMOS res PMOS sat NMOS res PMOS off Vdd = 2.5 O VDD Vin Figura 17: Curva de transferência de tensão 5 Embora o comportamento em regime estacionário não dependa do fan-out, o comportamento transitório depende! Cf. sec 3.3.1

18 Sec. 3 O inversor CMOS estático 18/30 A figura 17 mostra a situação. Os pontos que pertencem à curva de transferência de tensão (DC) são aqueles para os quais as curvas dos dois transístores se cruzam (para os valores V GSp, V GSn, V DSp e V DSn que verificam as condições indicadas). A figura mostra vários desses pontos. Representando os pontos assim encontrados num eixo de coordenadas V in v out, obtém-se a curva de transferência pretendida (também mostrada na figura 17). Na curva estão também indicados os regimes de funcionamento dos dois transístores. 3.2 Comportamento estático O comportamento estático do inversor CMOS é caracterizado pelo limiar de comutação V M e pelas margens de ruído Limiar de comutação O limiar de comutação V M é o valor da tensão de entrada para o qual V out = V in. Graficamente é representado pelo ponto de intersecção da recta V out = V in com a curva de transferência de tensão. Nesta situação, os dois transístores estão em saturação (V GS = V DS ). Assumindo adicionalmente que se encontram em saturação de velocidade (i.e., são transístores de canal curto: V DSAT < V M V T ) e ignorando os efeitos de modulação do canal, obtém-se a seguinte expressão para V M (igualando as correntes nos dois transístores): em que V M = ( V Tn + V DSATn 2 ) +r ( 1+r V DD +V Tp + V DSATp 2 r = k pv DSATp k n V DSATn Se V DD for elevado em comparação com as tensões de limiar e saturação dos transístores, então V M rv DD 1+r O projectista apenas pode controlar o valor de r, porque k p e k n incluem as dimensões geométricas dos transístores. Para se ter V M = V DD /2, é necessário ter r 1 (o que torna as margens de ruído para os dois valores lógicos semelhantes, assumindo que V DSATp V DSATn e V Tn T Tp ). Para terr perto da unidade, é preciso dimensionar os transístores de tal maneira que ( W L ) p = ( W L ) n V DSATn k n V DSATp k p ( ) W L n k n k p. A equação que dá V M pode ser manipulada para permitir determinar as dimensões relativas dos transístores em função do valor de V M pretendido: (W/L) p (W/L) n = k n V DSATn (V M V Tn V DSATn /2) k p V DSATp (V DD V M +V Tp +V DSATp /2) )

19 Sec. 3 O inversor CMOS estático 19/ Margens de ruído A determinação das margens de ruído (i.e., o cálculo de V IL e V IH, já que V OH = V DD e V OL = 0V são conhecidos e fixos) pode ser feita de forma prática pelo uso de uma aproximação linear por segmentos, conforme ilustrado na figura 18. V out V OH V DD V M g V OL V IL V IH V DD V in Figura 18: Margens de ruído As margens de ruído e a largura da região de transição são, neste caso, dadas pelas seguintes expressões: V IH V IL V IH = V OH V OL g = V M V M g = V DD g V IL = V M + V DD V M g NM L = V DD V IH NM L = V IL O ganho g = V out / V in para V DD = V M, é dado aproximadamente pela expressão g = 1 k n V DSATn +k p V DSATp I D (V M ) λ n λ p 1+r (V M V Tn V DSATn /2)(λ n λ p ) em que I D (V M ) é a corrente que percorre o inversor para V in = V out. A equação é válida para transístores em saturação de velocidade. Neste caso, não se pode desprezar a modulação de canal, pois isso levaria a ter g =,

20 Sec. 3 O inversor CMOS estático 20/30 o que é uma aproximação demasiado grosseira ( g é da ordem das poucas dezenas). Esta aproximação não é coerente com a que foi feita para cálculo de V M, mas isso não afecta a utilidade prática da fórmula 6. A utilização da aproximação linear da curva de transferência resulta na estimativa das margens de ruído por excesso. 3.3 Comportamento dinâmico O comportamento dinâmico do inversor é principalmente caracterizado pelo tempo que demora a comutar após alteração do sinal de entrada. O tempo de propagação da alteração é medido entre os pontos médios da curva de entrada e de saída (cf. sec. 1) Tempo de propagação Assumindo que o tempo de propagação é determinado pelo tempo de carga (ou descarga) do condensador de saída, pode este ser aproximado pelas expressões (HL: High Low; LH: Low High) : t phl = ln(2)r eqn C L = 0.69R eqn C L t plh = ln(2)r eqn C L = 0.69R eqn C L Tanto R eq como C L são funções não-lineares da tensão de entrada. Neste modelo, C L inclui os condensadores parasitas intrínsecos dos transístores que fazem parte do inversor. A carga C L é aproximadamente igual para ambas as transições. Para R eq, a utilização da resistência média calculada no exemplo (pág. 11) permite obter uma aproximação razoável. O tempo médio de propagação é t p = (t phl + t plh )/2. Para se obter t phl = t plh deve-se ter R eqn = R eqp. Esta é a mesma condição que se deve verificar para as margens de ruído serem iguais. Para determinar a forma como o tempo de propagação pode ser controlado pelo projectista é necessário expandir a expressão de R eq na equação de t p. Para t phl o resultado é o seguinte (ignorando a modulação de canal): C L V DD t phl = 0.52 (W/L) n k nv DSATn (V DD V Tn V DSATn /2). Na maior parte dos casos, V DD V Tn +V DSATn /2, e então C L t phl 0.52 (W/L) n k nv DSATn que é independente de V DD. (As equações para t plh são análogas.) O tempo de propagação do inversor pode ser reduzido das seguintes formas: 6 Não esquecer que λ p 0, pelo que g só é infinito se λ p = λ n = 0

21 Sec. 3 O inversor CMOS estático 21/30 1. Reduzindo C L (possivelmente através de uma layout cuidadoso do circuito). 2. Aumentando a razão W/L. Notar que o aumento desta razão leva ao aumenta da capacidade de difusão dos drenos e, logo, de C L. Quando as capacidades intrínsecas dos transístores dominam as extrínsecas (i.e., a capacidade da pista e das portas dos circuitos atacados pelo inversor), o aumento de W/L deixa de ter efeito sobre o tempo de propagação. 3. Aumentando V DD. Acima de um certo valor, contudo, V DD deixa de ter influência sobre o tempo de propagação. De notar que elevar ov DD afecta negativamente a longevidade dos circuitos, porque o dieléctrico da porta do transístor fica sujeito a uma tensão maior. 3.4 Dimensionamento dos transístores Dimensões relativas PMOS/NMOS Quais devem ser as dimensões relativas dos transístores P e N de um inversor para que este seja o mais rápido possível? Em muitos caso usa-se um transístor NMOS de dimensões mínimas e alarga-se o transístor PMOS de forma a obter-se uma curva de transferência simétrica e com boas margens de ruído. Aumentar o transístor PMOS melhor t plh mas degrada o tempo t phl, porque aumenta a capacidade de difusão do nó de saída. Como estão presentes dois efeitos antagónicos, deve existir um tamanho do transístor PMOS que optimiza o tempo de propagação. Nota: Para dimensionar o transístor PMOS basta indicar de quanto deve ser alargada a sua porta; o comprimento fica constante (dimensão mínima). A figura 19 mostra um inversor a alimentar um outro de iguais dimensões. Na situação da figura, C L = (C dp1 +C dn1 )+(C gp2 +C gn2 )+C w Suponhamos que o transístor PMOS é β vezes maior que o transístor NMOS (β = (W/L) p /(W/L) n = Wp L n W n L p ). Então as capacidades do transístor aumentam aproximadamente da mesma forma: C dp1 βc dn1 e C gp2 βc gn2. Logo: C L = (1+β)(C dn1 +C gn2 )+C w e portanto t p = ((1+β)(C dn1 +C gn2 )+C w )R eqn + R eqp β = 0.345((1+β)(C dn1 +C gn2 )+C w )R eqn (1+ r β )

22 Sec. 3 O inversor CMOS estático 22/30 Vdd Vdd P 1 P 2 C dp1 C w C dp2 C dn1 C dn2 N 1 N 2 Figura 19: Capacidades de um par de inversores. comr = R eqp /R eqn, a razão entres as resistências equivalentes de transístores PMOS e NMOS de dimensões iguais. Impondo a condição tp β = 0, obtém-se ( ) C w β opt = r C dn1 +C gn2 Se C dn1 + C gn2 C w tem-se β opt = r e não β opt = r, como no caso em que o transístor está em aberto. Portanto, a situação óptima é atingida para transístores PMOS mais pequenos que o necessário para garantir uma curva de transferência simétrica Dimensionamento de inversores Determinada a razão entres transístores P e N do mesmo inversor, é preciso determinar as dimensões absolutas do transístor. Isso equivale a determinar o valor de um factor de aumento S a aplicar às dimensões do inversor de referência por forma a obter o melhor desempenho, que naturalmente depende do contexto em que o inversor é usado. Nota: A análise desta secção pressupõe, apesar do resultado da secção anterior, que o inversor de referência tem uma curva de transferência simétrica. O inversor de referência é geralmente o inversor mais pequeno que permite obter uma tal curva de transferência. Para efeitos de análise, é importante distinguir duas componentes de C L = C int +C ext : C int capacidade de saída intrínseca devida aos transístores do próprio inversor (capacidades de difusão);

23 Sec. 3 O inversor CMOS estático 23/30 C ext capacidade de saída extrínseca com origem na pista e portas dos transístores atacados pelo inversor (fan-out). Retomando a equação do atempo de propagação, temos: t p = 0.69R eq (C int +C ext ) = 0.69R eq C int (1+ C ext C int ) = t p0 (1+C ext /C int ) em que t p0 é designado por atraso intrínseco (sem carga). Ao aumentar um transístor de um factors (i.e., ao aumentar a larguraw de ambos os transístores W p SW p e W n SW n ), a capacidade intrínseca aumenta proporcionalmente C int = SC intref, enquanto a resistência diminui R eq = R eqref /S (assumindo que o inversor de referência tem R eq = R eqn = R eqp ). Portanto, ( t p = 0.69(R eqref /S)(SC intref )(1+C ext /C intref ) = t p0 1+ C ) ext SC intref Conclusões: 1. O atraso intrínseco t p0 é independente das dimensões do inversor. 2. O melhor desempenho obtém-se para S (o atraso é igual ao atraso intrínseco). Contudo, qualquer S C ext /C intref produz resultados semelhantes, i.e., existe uma valor acima do qual, na prática, aumentar S não traz benefícios tangíveis (e aumenta a área ocupada pelo inversor). C g,1 (1) (2) (3) (N) C L Figura 20: Cadeia de inversores. O cenário examinado até aqui (i.e., o dimensionamento isolado de inversores) não tem aplicação prática directa, porque aumentar as dimensões de uma porta lógica afecta (atrasa) as portas lógicas precedentes. Vamos então considerar uma cadeia de inversores (fig. 20). Para um inversor, tanto a capacidade de entrada como a componente intrínseca da capacidade de saída são proporcionais às dimensões físicas.

24 Sec. 3 O inversor CMOS estático 24/30 Portanto, é válida a relação C int = γc g, em que γ é uma constante de proporcionalidade que apenas depende do processo de fabrico e é γ 1 para processos actuais avançados. Para um inversor temos então ( t p = t p0 1+ C ) ext = t p0 (1+f/γ) γc g com o fan-out efectivo f = C ext /C g. O atraso do inversor é apenas função da razão entre a sua capacidade de saída extrínseca e a sua capacidade de entrada. No caso da cadeia de inversores, para o j-ésimo inversor C ext = C g,j+1 e o seu fan-out efectivo é f j = C g,j+1 /C g,j, que, por sua vez, é igual à relação entre as dimensões dos inversores (S j na notação da análise anterior). Ignorando a capacidade das pistas entre os inversores, o j-ésimo andar de uma cadeia tem então um atraso ( t p,j = t p0 1+ C ) g,j+1 = t p0 (1+f j /γ). γcgj com C g,n+1 = C L. O atraso total é: t p = N N ( t p,j = t p0 1+ C ) g,j+1 γ C g,j j=1 A equação tem N 1 incógnitas (C g,1 etc.). Para obter o tempo de atraso mínimo, determinam-se N 1 derivadas parciais e igualam-se a zero ( tp C g,j = 0), o que resulta em N 1 restrições j=1 C g,j+1 C g,j = C g,j C g,j-1 j = 2,3,...,N ou seja C g,j = C g,j+1 C g,j-1, i.e., cada inversor deve ter um tamanho que é a média geométrica dos tamanhos dos vizinhos. Assim, para se ter o menor tempo de propagação, cada inversor deve ter o mesmo fan-out efectivo f = f j e portanto o mesmo tempo de propagação. Cada inversor é f vezes maior (mais largo) que o precedente. Considerando C g,1 e C L como dados, temos f = N C L /C g,1 = N F.

25 Sec. 3 O inversor CMOS estático 25/30 O parâmetro F = f N = C L /C g,1 é designado por fan-out efectivo global. O tempo de propagação total de uma cadeia de N inversores optimamente dimensionada é: t p = N t p0 (1+ N F/γ). }{{}}{{} I II A componente I cresce com o número de andares, enquanto a componente II diminui. Para determinar o número óptimo de andares, coloca-se tp N = 0, o que leva à equação γ + N N F lnf F = 0 N f = e (1+γ/f). Para γ = 0 (a auto-carga é ignorada), a equação pode ser resolvida analiticamente, obtendo-se N = lnf e f = e = Para γ 0, a equação deve ser resolvida numericamente. Para γ 1 (caso típico), obtémse f 3.6. Da análise do andamento das curvas do atraso em função de f (para γ = 1) constata-se que valores de f mais elevados não levam a grandes alterações do tempo de atraso, mas que valores menores f < f opt degradam sensivelmente o desempenho. É habitual usar f = Influência do sinal de entrada Nas análises anteriores temos assumido que a tensão de entrada varia instantaneamente entre 0 V e V DD (e vice-versa). Esta suposição simplifica a análise, porque implica que os dois transístores não estão simultaneamente em condução. Na realidade, o sinal de entrada varia gradualmente e, durante alguns instantes, ambas os transístores estão em condução, o que reduz a corrente total disponível e aumenta o tempo de propagação. Empiricamente verifica-se que t p cresce linearmente com t r, o tempo que o sinal de entrada demora 10% e 90% da sua amplitude (admitindo que t r é inferior ao tempo de propagação calculado para variações instantâneas t pinst ). A seguinte fórmula é usada frequentemente para obter um tempo de propagação corrigido : t p = t 2 p inst +(t r /2) 2. Para um inversor inserido num circuito, tem-se t r 0 porque o andar que ataca o inversor não pode impor uma mudança instantânea do seu sinal de saída: o tempo de propagação depende do fan-in e do fan-out. Para uma cadeia de inversores, o atraso do j-ésimo andar pode é dado por t p,j = t p,j +ηt p,j-1, em que t p,j é o tempo de propagação associado a uma entrada em degrau e η é uma constante empírica (η 0.25): o tempo de propagação de um

26 Sec. 4 Portas lógicas complexas CMOS 26/30 inversor é igual ao atraso calculado para a situação ideal acrescido de uma fracção do tempo de propagação ideal do andar precedente. 4 Portas lógicas complexas CMOS Uma porta lógica estática CMOS tem a estrutura indicada na figura 21. V DD I 1 I 2 PUN Pull-Up Network F I n PDN Pull-Down Network Figura 21: Porta lógica estática CMOS. A rede de pull-up PUN é realizada por transístores PMOS, a rede de pulldown PDN por transístores NMOS. Para cada combinação dos valores de entrada, apenas uma das redes deve conduzir, por forma a garantir um valor estável à saída. Para garantir esta condição, as redes têm uma organização topológica dual. 4.1 Características estáticas As portas lógicas estáticas (complementares) CMOS gozam das mesmas propriedades do inversor CMOS básico (cf. sec. 3.1). Contudo, a análise das características das curvas de transferência e das margens de ruído é mais complicada, porque estes parâmetros dependem do padrão dos valores de entrada. A situação geral pode ser ilustrada com a porta NAND de duas entradas da figura 22. Neste caso existem três situações a considerar para t phl : 1. A = B = 0 1; 2. A = 1, B = 0 1; 3. B = 1, A = 0 1. No caso 1, os dois transístores da rede de pull-up contribuem para a comutação de saída; nos caso 2 e 3 apenas um dos transístores o faz. Por a rede PMOS ser mais fraca nestes casos (i.e., apresentar maior resistência de entrada), a curva de transferência vem deslocada para a esquerda (fig. 23). A diferença entre as situações 2 e 3 é explicada por consideração das diferentes tensões de limiar dos transístores M1 e M2. O transístor M2

27 Sec. 4 Portas lógicas complexas CMOS 27/30 Vdd A B M 3 M 4 M 2 int F M 1 Figura 22: Porta NAND de duas entradas. V out (1) (2) (3) V in Figura 23: Curvas de transferência para uma porta NAND. está sujeito a efeito de corpo, o que faz aumentar a sua tensão de limiar; consequentemente, o transístor M2 comuta para valores superiores da tensão de entrada (quando comparado com M1), o que faz deslocar a transição da curva VTC (e o ponto V M ) para a direita em relação à situação 2. De um ponto de vista prático, é preciso caracterizar as curvas de transferência para as situações extremas. Para isso é necessário identificar os padrões dos valores de entrada que as produzem e proceder de maneira semelhante ao caso do inversor. A análise pode ser simplificada tendo em atenção que transístores em paralelo equivalem a um transístor de largura igual à soma das respectivas larguras (admitindo comprimentos iguais) e que transístores em série equivalem a um transístor cujo comprimento é a soma dos comprimentos individuais (admitindo larguras iguais).

28 Sec. 4 Portas lógicas complexas CMOS 28/ Características dinâmicas Numa primeira aproximação, o cálculo do tempo de propagação pode ser feito como no caso do inversor. Também aqui é necessário determinar todas as capacidades intrínsecas e substituir os transístores por resistências equivalentes (ver fig. 24). Tal como sucede para as características estáticas, também o tempo de atraso depende do padrão de valores da entrada, pelo que é necessário determinar as situações extremas. Vdd R P R P A B R N C L A R N C int B Figura 24: Modelo RC de uma porta NAND. Embora numa análise de primeira ordem se possa ignorar as capacidades internas (C int na figura 24), estas podem ter uma influência importante, especialmente para portas lógicas com fan-in elevado. Como exemplo considere-se a porta NAND de 4 entradas representada na figura 25. As capacidades dos nós internos são constituídas não só pelas capacidades de junção, como também pelas capacidades porta-fonte e portadreno. Para uma rede deste tipo, o atraso pode ser aproximado pela seguinte expressão: t phl = 0.69(R 1 C 1 +(R 1 +R 2 )C 2 +(R 1 +R 2 +R 3 )C 3 +(R 1 +R 2 +R 3 +R 4 )C L ). Notar que a resistência equivalente R 1 surge em todos os termos, o que torna o transístor correspondente particularmente importante. 4.3 Tempo de propagação em árvores RC A expressão para o tempo de atraso da secção anterior é um caso especial do modelo de atraso de Elmore. Este modelo aplica-se a árvores RC como a representada na figura 25.

29 Sec. 4 Portas lógicas complexas CMOS 29/30 Vdd Vdd M 5 M 6 M 7 M 8 R 5 R 6 R 7 R 8 A B C D A B C D F R 4 C L A M 4 A B M 3 R 3 C 3 C M 2 B R 2 C 2 D M 1 C R 1 C 1 D Figura 25: Modelo RC de uma porta NAND de 4 entradas. Um circuito constituído por resistências e condensadores é uma árvore RC se tiver as seguintes propriedades: 1. Existe apenas um nó de entrada (o nó A da figura 25). 2. Todos os condensadores estão ligados a GND. 3. Não existem ciclos constituídos por apenas por resistências. Em consequência destas propriedades, existe apenas um caminho resistivo entre a entrada e um dado nó. A atraso de Elmore entre a entrada e o nó i é dado por: T di = R j C dj, j P(i) em que P(i) representa o percurso do nó i até à entrada e C dj é a soma dos condensadores que ficam a jusante do nó j (i.e., ao longo de todos os percursos que começam no nó j e vão até aos extremos da árvore). Para o exemplo da figura, o atraso de Elmore para o nó 5 é: T d5 = R 1 (C 1 +C 2 +C 3 +C 4 +C 5 +C 6 +C 7 )+R 2 (C 2 +C 3 +C 4 +C 5 ) +R 3 (C 3 +C 4 +C 5 )+R 4 (C 4 +C 5 )+R 5 C 5 O atraso de Elmore é equivalente à constante de tempo de primeira ordem do circuito (τ = RC) e deve ser usado em vez de τ no cálculo de t phl e t plh.

30 C B C B =C 6 +C 7 Sec. 4 Bibliografia 30/30 B R 6 6 R 7 7 C C 6 C 7 A R 1 1 R 2 2 R 3 3 R 4 4 R 5 5 C 1 C 2 C 3 C 4 C 5 B T BC C A R 1 R 2 R 3 R 4 R 5 T BC =R 6 (C 6 +C 7 )+R 7 C 7 C 1 C 2 C 3 C 4 C 5 Figura 26: Árvores RC: modelo de Elmore. Não esquecer que se trata apenas de uma aproximação de primeira ordem, e que tende a fornecer uma estimativa por excesso do verdadeiro atraso. A expressão do atraso de Elmore tem uma natureza hierárquica. Uma parte da árvore (por exemplo, o ramo B C da figura 25) pode ser representado pela sua capacidade total (C B = C 6 + C 7 ) para fins de cálculo do seu efeito de carga sobre o ramo principal. Mais ainda, o atraso de Elmore do ramo B C pode ser calculado, somando o atraso do ramo desse ramo, T BC, ao atraso do ponto de origem do ramo, T AB. Apesar dos erros de aproximação associados a este método de cálculo, o atraso de Elmore é muito usado em ferramentas de CAD porque pode ser facilmente calculado. Bibliografia [1] Randall L. Geiger, Phillip E. Allen, and Noel R. Strader. VLSI Design Techniques for Analog and Digital Circuits. McGraw-Hill, [2] Sung-Mo Kang and Yusuf Leblebici. CMOS Digital Integrated Circuits. McGraw-Hill, 2 edition, [3] Jan M. Rabaey, Anantha Chandrakasan, and Borivoje Nikolić. Digital Integrated Circuits: A Design Perspective. Prentice Hall, 2 edition, [4] John P. Uyemura. Circuit Design for CMOS VLSI. Kluwer Academic Publishers, 1992.