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1 Metodologia para Verificação Funcional de Hardware através de Co-simulação Paralela dentro de Sistemas de Software Complexos usando PLI: Decodificador H.264/AVC como Estudo de Caso Dieison A. Deprá 1, Bruno Zatt 1, Marcelino B. dos Santos 2, Sergio Bampi 1 1 Instituto de Informática Universidade Federal do Rio Grande do Sul (UFRGS) - Brasil 2 Departamento de Engenharia Electrotécnica e de Computadores Instituto Superior Técnico - Portugal {dadepra, bzatt, bampi}@inf.ufrgs.br, marcelino.santos@ist.utl.pt Abstract. This work presents a new methodology for hardware (HW) functional verification through parallel co-simulation within complex software (SW) systems using PLI as a mechanism of interface between HW and SW. The novelty of this methodology inhabits in the HW/SW parallel execution and in the transparent communication between these modules provided by a handshake mechanism that guarantee the synchronism between the parts. The discussion about challenges, viability and validity of the presented proposal are based on the results of the case study carried through the application of this methodology to an H.264/AVC decoder. Resumo. Este trabalho apresenta uma proposta para uma nova metodologia de verificação funcional para Hardware (HW) por meio de co-simulação paralela dentro de sistemas de software (SW) complexos utilizando PLI como mecanismo de interface entre HW e SW. O diferencial desta metodologia reside no fato da execução dos módulos de SW e HW ocorre em paralelo e de que a comunicação entre os módulos acontece de forma transparente, utilizando-se apenas de um mecanismo de "handshake" para garantir o sincronismo entre as partes. A discussão sobre os desafios, viabilidade e validade da proposta apresentada são baseados nos resultados obtidos com o estudo de caso realizado com aplicação desta metodologia no escopo de um decodificador H.264/AVC. 1. INTRODUÇÃO Atualmente, o desenvolvimento de circuitos integrados (CI s) atinge níveis de complexidade e, conseqüentemente, de custos que tornam imprescindível a adoção de técnicas, ferramentas e metodologias de desenvolvimento capazes de prover eficiência. Além disso, estima-se que, aproximadamente, 50% do tempo de projeto sejam despendidos na etapa de verificação [Bergeron 2003], fato que força indústria e academia a atuarem na busca de formas de verificação mais econômicas, com índices de cobertura satisfatórios, a fim de tornar o processo de fabricação menos oneroso. Todavia, o custo para detecção e correção de erros no projeto tem crescimento exponencial em relação à etapa (nível de abstração) na qual ele é identificado e corrigido [Bergeron 2003]. Desta forma, torna-se imperativo direcionar os esforços para atingir

2 taxas de cobertura elevadas logo na primeira etapa de verificação, ou seja, na verificação funcional. Neste contexto, o presente trabalho propõe uma metodologia alternativa, em relação aos métodos tradicionais, para permitir a verificação funcional de HW dentro de sistemas computacionais complexos, onde há um particionamento dos blocos entre HW e SW. Os objetivos que a metodologia visa são, principalmente, facilitar o processo de obtenção, armazenamento e inserção de dados para verificação funcional do HW, através de co-simulação, onde HW e SW são executados em paralelo e a comunicação entre eles se dá de forma transparente para o projetista, via diretivas da linguagem PLI (programming interface language), sendo que, o sincronismo é garantido por um protocolo de handshake. Este artigo está organizado como segue: A Seção II introduz o processo de verificação funcional conforme as técnicas tradicionais; Na Seção III apresenta-se a linguagem PLI que possibilita a comunicação de forma transparente entre o HW e SW; A metodologia proposta é discutida em detalhes na Seção IV; Na Seção V o estudo de caso com aplicação da metodologia proposta num decodificador H.264/AVC é apresentado. As conclusões do trabalho são apresentadas na Seção VI, seguidas pelas referências. 2. VERIFICAÇÃO FUNCIONAL Conforme [Bergeron 2003] a verificação funcional pode ser definida como: [...] um processo usado para demonstrar que o objetivo do projeto é preservado em sua implementação., ou seja, que o HDL descrito é equivalente a especificação do projeto. Para isso, pode-se utilizar duas formas: 1) Verificação formal; ou 2) Verificação baseada em simulação [Piziali 2004]. Esse trabalho aborda apenas a verificação baseada em simulação, no qual o circuito é simulado com um subconjunto de suas entradas e possíveis estados. Considerando o grande número de entradas e possíveis estados de um CI composto por diversos módulos, o número de combinações possíveis torna-se, rapidamente, intratável para que se efetue uma verificação exaustiva [Piziali 2004]. Dessa forma, para minimizar o problema deve-se verificar módulos separadamente, antes da integração. Assim pode-se emular, por SW, o comportamento de todo o sistema, isolando apenas o módulo a ser testado para realizar uma verificação funcional do mesmo, obtendo suas entradas e valores de referência para comparação a partir dos resultados do SW. Em experiências anteriores, com desenvolvimento de arquiteturas de HW para aplicações específicas, foram enfrentadas grandes dificuldades para a realização da verificação funcional de cada bloco, pois com a geração de estímulos artificiais não dispunha-se de uma boa métrica para avaliar as taxas de cobertura da verificação realizada, ficando sem garantias da corretude do comportamento destes módulos antes de sua integração com os demais. A metodologia tradicional para verificação funcional consiste, basicamente, da injeção de um conjunto de estímulos de entrada no HW, para os quais as saídas esperadas são previamente conhecidas, permitindo assim a comparação dos resultados gerados pelo HW e pelo modelo de referência [Zatt 2006]. Entretanto, quando trata-se de um sistema complexo, onde apenas alguns blocos são SW e outros são HW dedicado,

3 o processo de obtenção das entradas e coleta das saídas não é tão trivial, exigindo em linhas gerais as seguintes etapas: 1. Localização dos casos de teste: Compreende o estudo do sistema para identificação dos casos chave, a identificação dos pontos de coleta de estímulos e resultados esperados, que deverão ser salvos em arquivos externos para ser utilizados nas etapas subseqüentes; 2. Testbench: Desenvolvimento de rotinas para injeção dos estímulos, capturados na etapa anterior, no DUT (Design Under Test), além da escrita dos resultados gerados para arquivos externos; 3. Simulação: Execução do testbench dentro de um ambiente de simulação para que o comportamento do HW possa ser simulado e os resultados sejam gerados; 4. Comparação dos resultados: Desenvolvimento e execução dos procedimentos para comparação e a conferência, propriamente dita, entre os resultados esperados e os resultados obtidos para atestar sua conformidade. Embora essa seja uma abordagem bastante efetiva para a verificação funcional, sua aplicação não respeita o processo iterativo que teria-se no mundo real onde o SW e o HW estariam executando em paralelo. Além disso, os testbenches precisam incorporar rotinas para leitura e gravação de arquivos, com estímulos e resultados gerados fato que aumenta a complexidade destes, tornando-os muitas vezes maiores e mais complexos que o próprio código do HW. Para tentar simplificar esse problema de complexidade dos testbenches foi criada a PLI, que será discutida na próxima seção. 3. VERILOG PLI Verilog PLI [Sutherland 2002; Mittra 1999] é uma linguagem de interface para programação. Ela provê ao projetista um caminho direto para combinar e comunicar blocos de SW, funções escritas em linguagem C/C++, com blocos de HW descritos em linguagem HDL dentro de um programa de simulação de Verilog. As funções contidas na API da PLI permitem registrar rotinas de inicialização e de tratamento de eventos, as quais serão dinamicamente ligadas ao programa de simulação, tornando-se acessíveis de forma transparente ao projetista. Desde sua criação, em meados de 1985, a linguagem PLI vem sofrendo atualizações que visam atender as novas demandas. Em linhas gerais, existem três grandes versões disponíveis, sendo que as funções de cada versão são identificadas por um prefixo, sendo eles: tf_, acc_ e vpi_. Com esses recursos PLI torna possível que engenheiros, tanto de SW como de HW, possam simular seus programas ou designs em simuladores de Verilog, podendo ainda customizar o simulador de forma a melhor atender suas necessidades específicas. A Figura 1 apresenta um exemplo clássico do fluxo de informações entre as entidades de SW e HW instanciadas numa entidade topo, sendo executadas dentro de um simulador Verilog com suporte a PLI. É importante salientar que, os blocos de HW e SW instanciados podem estar operando (do ponto de vista lógico) de forma paralela, desde que sejam declarados como blocos always. Entretanto, por uma limitação da definição do PLI para cada chamada de uma rotina em SW o simulador passa o controle

4 de execução para essa rotina, suspendendo a execução do HW até que a rotina em SW seja finalizada. A solução para essa restrição será abordada na próxima seção, onde a metodologia proposta será apresentada [Asic 2007]. Figura 1. Diagrama de relacionamento entre módulos de HW e SW. 4. METODOLOGIA PARA CO-SIMULAÇÃO PARALELA A metodologia proposta surgiu frente à necessidade de escrever testbenches, por vezes mais extensos que o próprio HDL do HW que se desejava verificar, apenas para realizar o processo de injeção dos estímulos, coleta dos resultados e comparação destes com as saídas esperadas. Essas tarefas envolvem, tipicamente, procedimentos como leitura e escrita de arquivos, os quais, apesar de possíveis, não são práticos de serem realizados em linguagem de descrição de HW, podendo ser resolvidas de forma mais eficiente em SW. Não obstante, idealizou-se que a metodologia deveria proporcionar a co-simulação, onde os módulos de SW e os blocos de HW fossem executados em paralelo, dentro de um mesmo simulador. Combinar essas necessidades e problemas com os recursos oferecidos pela PLI mostrou-se um caminho natural. Entretanto, a limitação imposta pela linguagem PLI, de que as chamadas para as funções do SW suspendam a execução do HW até que o SW encerre suas atividades, impede, a priori, a co-simulação paralela. Diante deste cenário, elaborou-se um método alternativo que contorna as limitações relatadas, permitindo a co-simulação paralela de SW e HW. Para isso, foram adotados dois recursos, um relativo a múltiplas linhas de execução e outro relativo ao sincronismo: 1. Threads: linhas de execução paralelas através de threads autônomas em relação ao fluxo de execução do simulador HDL. 2. Handshake: mecanismo de sincronização entre as partes de SW e HW através das interfaces fornecidas pela API da PLI combinadas às funções de solicita, aguarda e atende. Portanto, o conjunto de etapas sugeridas pela metodologia proposta permite realizar a co-simulação SW/HW dentro de um sistema complexo, com troca de informações e independência de execução, combinada a um mecanismo de handshake que garante o sincronismo entre as partes, oferecendo a possibilidade de verificação em tempo de execução. A Figura 2 ilustra a relação entre as entidades que compõem o sistema computacional a ser validado, conforme a metodologia proposta.

5 Figura 2. Diagrama de componentes e interação entre eles de acordo com a metodologia. A metodologia proposta consiste de um conjunto de passos que criam os elementos necessários para permitir a verificação funcional do HW através da cosimulação. Inicialmente, deve descrever uma entidade topo, na qual são instanciados apenas três módulos: binding, wakeup e a entidade a ser verificada hw_asic. O módulo de binding faz referência a uma função de SW, escrita pelo usuário, que é ligada dinamicamente ao simulador HDL e executa, apenas uma vez, antes do início da simulação; A esse módulo são indicadas as portas de entrada e saída presentes na interface da entidade hw_asic. O módulo wakeup compreende um bloco combinacional que gera um sinal periódico utilizando para sensibilizar a entidade hw_asic e ativa o mecanismo de monitoração responsável por parte do protocolo de handshake. A entidade hw_asic deve ser uma instância do bloco de HW a ser verificado, ao qual deve apenas acrescentar o sinal de wakeup em sua interface de entrada. É dentro da função binding, que os mecanismos de comunicação e sincronização entre as partes de SW e HW são definidos, sendo organizados em três etapas: Na primeira, as portas de entrada e saída do HW são mapeadas para identificadores globais, permitindo ao módulo em SW receber e enviar sinais diretamente para a entidade de HW sob verificação. Na segunda, devem-se registrar duas funções de monitoração, que serão executadas pelo simulador sempre que os sinais indicados sofrerem uma transição; O primeiro monitor deve ser registrado para interceptar alterações no sinal wakeup e será utilizado para gerar o sinal de comando para a entidade de hw_asic (sinal de clock ou de start); O segundo monitor deve ser registrado para um sinal que indique resultado pronto na entidade hw_asic. Na terceira etapa, será iniciada uma thread para execução do sistema de SW que ficará operando em paralelo com todo o processo de simulação. Por fim o controle será devolvido ao simulador que irá iniciar a simulação dos blocos always. Do ponto de vista lógico, a thread do sistema de SW ficará em execução até que seja necessário enviar ou receber informações do bloco de HW, neste momento, os valores apropriados deverão ser atribuídos para os manipuladores globais das portas do HW. A seguir deverá indicar o desejo de enviar ou receber e ficar em loop, aguardando uma indicação de pronto do protocolo de handshake. Neste ponto apenas as entidades de hw_asic e wakeup estarão ativas, sendo que o protocolo de handshake será executado a partir dos monitores wakeup e do sinal de pronto, liberando assim o SW para continuar sua execução. A Figura 3 apresenta um diagrama de seqüência que ilustra o procedimento descrito. Ela foi divida por questões de espaço.

6 Figura 3: Diagrama de sequência de iterações; parte (a) superior e (b) inferior. 5. ESTUDO DE CASO COM O DECODIFICADOR H.264/AVC A metodologia proposta foi aplicada na verificação funcional do bloco de interpolação de luminância [Sullivan 2004], que é um dos componentes da arquitetura de HW (MoCHA), desenvolvida para compensação de movimentação (MC) [Azevedo 2005], conforme especificado pelo padrão H.264/AVC [Sullivan 2004]. A seleção deste estudo de caso para validar a metodologia foi pautada pela existência de um SW de referência [IPHome 2007] que implementa todas as funcionalidades descritas no padrão H.264/AVC, tanto de codificação quanto de decodificação. Neste cenário a metodologia proposta pode ser aplicada adequadamente, pois se dispunha de um sistema de SW complexo, com módulos apropriados para serem substituídos por HW dedicado. A decisão sobre o bloco a ser substituído foi baseada na análise de complexidade para o decodificador de vídeo do padrão H.264/AVC, apresentada por [Horowitz 2003], que atribui custo computacional médio de 44.92% ao módulo (MC), do qual o bloco de interpolação de luminância é o maior gargalo. Na implementação do estudo do caso utilizou-se, como ferramenta de simulação, o SW ModelSim [Modelsim 2007], pois o mesmo oferece suporte adequado a linguagem PLI. Além disso, possui versões para várias plataformas e sistemas operacionais, sendo capaz de realizar simulações em diversos níveis de abstração. Dessa forma, todo o processo de verificação ocorre dentro de um único ambiente, onde o SW e o HW executam de forma concomitante. Seguindo as etapas definidas pela metodologia proposta definiu-se, primeiramente, uma entidade topo (em Verilog) para instanciar o bloco de inicialização, responsável pela ligação com a função de binding, o bloco combinacional que gera o sinal de wakeup ( clock_fake ou apenas fake ) periodicamente e o bloco combinacional com a entidade topo que deveria ser verificada. A seguir, foi necessário criar as funções de monitoração, inserindo as chamadas para o mecanismo de handshake no interior de função de SW que estava sendo substituída pelo módulo em HW, deixando o HW transparente para o restante do SW. Por fim, uma rotina para comparação entre os resultados produzidos pelo módulo em HW e pela função de SW correspondente foi elaborada. Neste cenário o sinal de relógio do bloco de HW foi utilizado como sinal a ser monitorado para ajustar o sincronismo entre SW e HW. Entretanto, como ambos módulos são executados em paralelo optou-se por deixar a

7 cargo do SW a definição de quando os pulsos de relógio deveriam sofrer uma transição. Assim foi possível garantir o sincronismo, fazer a validação através da rotina de comparação e visualmente através do vídeo decodificado, uma vez que todo processo ocorreu de forma simultânea. 6. CONCLUSÃO A metodologia apresentada mostrou-se eficaz para verificação funcional de HW em cenários de co-simulação paralela num sistema de SW complexo combinado com módulos de HW. Essa metodologia está baseada nas funcionalidades providas pela linguagem PLI combinadas à utilização threads e aos mecanismos de handshake para garantir a co-simulação paralela dos módulos de SW e HW. Além da discussão sobre a importância do processo de verificação funcional as etapas da metodologia foram, devidamente, detalhadas. A eficiência e aplicabilidade do método proposto foram comprovadas através do estudo de caso em um decodificador de vídeo H.264/AVC, onde substituiu-se uma das funções de SW por um módulo em HW e a funcionalidade pode ser comparada em tempo de execução. Desta forma foi possível verificar o correto funcionamento do HW através de simulações utilizando dados de vídeos reais eliminando a necessidade de testbenches complexos e agilizando significativamente o processo de verificação. Com base no estudo de caso conduzido foi possível constatar que a metodologia proposta é eficaz e apresenta vantagens sobre técnicas utilizadas anteriormente. Como trabalho futuro será estudada uma maneira de estender esta técnica aplicada à verificação funcional para que possa ser aplicada na fase de verificação com atrasos. REFERÊNCIAS Asic-World. Verilog PLI Tutorial, (2007). Azevedo, A. et al (2005). Motion Compensation Sample Processing for HDTV H.264/AVC Decoder, 23rd IEEE NORCHIP CONFERENCE. Oulu, Finlândia. Bergeron, J. (2003), Writing Testbenches: Functional Verification of HDL Models, Kluwer/Springer, 2nd edition. Horowitz, M. et al (2003), H.264/AVC Baseline Profile Decoder Complexity Analysis, IEEE Transactions on Circuits and Systems for Video Technology. IPHome. H.264/AVC Reference Software, (2007). Mittra S. (1999), Principles of Verilog PLI, Kluwer/Springer, 1st edition. Pìziali A. (2004), Functional Verification Coverage Measurement and Analysis, Kluwer/Springer. 1 edition. Sullivan, G. et al (2004). The H.264/AVC Advanced Video Coding Standard: Overview and Introduction to the Fidelity Range Extensions, XXVII SPIE Conference on Applications of Digital Image Processing, Denver, EUA. Sutherland, S. (2002), The Verilog PLI Handbook: A User's Guide and Comprehensive Reference on the Verilog Programming Language Interface, Kluwer/Springer, 2nd edition. Zatt, B. et al (2006) Validação De Uma Arquitetura para Compensação de Movimento Segundo o Padrão H.264/AVC, XII IBERCHIP WORKSHOP, Costa Rica.