TUTORIAL PARA CRIAÇA, O DE LAYOUT DE UM INVERSOR UTILIZANDO CADENCE

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1 TUTORIAL PARA CRIAÇA, O DE LAYOUT DE UM INVERSOR UTILIZANDO CADENCE 1 Setup inicial do ambiente Fernando Moraes / Matheus Moreira / Leonardo Rezende / Walter Lau 23 / Março / 2016 Logar-se na máquina kriti com o usuário fornecido pelo professor: ssh -X <usuario>@kriti.inf.pucrs.br De fora da PUCRS: ssh -X <usuario>@eaco.inf.pucrs.br -p 7780 Fazer o download do lab3 e executar os seguintes comandos: wget tar -xvf layout.tar cd layout O conteúdo do diretório layout é dado abaixo (comando tree a): layout --.cdsinit à arquivo do design kit --.cshrc_cmos065 à arquivo do design kit --.ucdprod à arquivo do design kit -- cds.lib à indica as blbiotecas de trabalho -- characterization -- elc.st à arquivo que gera os sinais p/ caracterizar -- elc.tcl à arquivo que inicia ambiente p/ caracterizar `-- elccfg à arquivo com o design e a biblioteca -- sim à diretório onde será simulado o inversor -- sim_anel_inv.sp -- sim_inv_ext.sp `-- st65.scs à arquivos da tecnologia `-- synthesis à diretório para síntese lógica -- comandos_rc.txt -- constraints `-- inv_buffer.sdc -- lab3.lib -- load.tcl -- physical à diretório para síntese física -- definitions.tcl `-- physical.tcl `-- src à diretório com a descrição do design -- inv_buffer.vhd -- inv_module.v à descrição comportamental do inversor -- inv_udp.v à descrição UDP `-- tb.vhd Executar os seguintes comandos para abrir a ambiente de projeto de células da CADENCE: source /soft64/source_gaph module load ic/ csh source.cshrc_cmos065 icfb & (se não abrir: icfb -nosplash & ) Abrirá a seguinte janela (demora um pouco para carregar todas as bibliotecas):

2 2 1 - CRIANDO A VIEW SCHEMATIC Utilizar a ferramenta icfb para os seguintes passos: a) Primeiro abrir o Library Manager: ToolsàLibrary Manager... b) Criar a biblioteca onde os layouts serão gravados: FileàNew Library. Ao clicarmos em OK abre a janela da biblioteca de referência. Marcar a opção Attach to an existing techfile para que a biblioteca faça uso dos modelos disponíveis no design kit. Clicar em ok. Selecionar a tecnologia cmos065.

3 3 c) Agora, criar o esquemático do inversor: No Library Manager, selecionar a biblioteca criada e clicar em File à New à Cell View... Digitar o nome da célula que será projetada, selecionar a ferramenta Composer- Schematic, dar um nome a visão ( schematic ) e clicar em ok. O resultado é a interface gráfica da ferramenta de edição de esquemáticos. Check and save properties instance wire pin d) Instanciar a fonte de alimentação da célula e massa: clicar em instance (ou apertar a tecla i ), clicar em browse, escolher a biblioteca cmos065, escolher a célula vdd_inherit, view symbol e instanciá-la no esquemático, clicando em qualquer lugar da janela do schematic editor (para sair teclar ESC). Repetir o processo escolhendo a célula gnd_inherit. DICA: PODE-SE ESCREVER O NOME DA CÉLULA NO CAMPO cell do Library Browser.

4 4 e) Agora deve-se instanciar dois transistores, um PMOS e um NMOS, para gerar o esquemático que implementa a lógica do inversor. Para tanto deve-se: clicar em instance, clicar em browse, selecionar a biblioteca cmos065 e instanciar o símbolo da célula nsvtlp. Repetir o processo, instanciando a célula psvtlp. Notar que esses são os mesmos dispositivos utilizados nas simulações do laboratório 2. O resultado é um esquemático similar à figura (a) abaixo. (a) Esquemático com as instâncias (b) Esquemático completo com adição dos fios e pinos Notar que as dimensões dos transistores são definidas para mínimas por default (L=0.060 µm e W=0.135 µm) f) O próximo passo é clicar em wire (ou apertar a tecla w ) e conectar os dispositivos a fim de implementar a lógica do inversor. Deve-se obter um esquemático equivalente ao que está representado na figura (b) acima. Notar que o bulk do PMOS deve ser conectado a vdd e o do NMOS a gnd. Os pinos são inseridos posteriormente. g) Dimensionar os transistores para os seguintes tamanhos: transistor N para 0.2 µm e o transistor P para 0.4 µm. Dessa forma obteremos uma célula com tempos de propagação balanceados, conforme visto no laboratório 2. Para redimensionar os transistores: selecionar o dispositivo nsvtlp ou psvtlp, clicar em property (ou apertar a tecla q ), procurar o parâmetro Width e modificá-lo para 0.2 ou 0.4, respectivamente. Clicar em ok.

5 5 h) Os pinos de entrada e saída devem ser criados. Para tanto, clicar em pin (ou apertar a tecla p ). Criar um pino de entrada, definindo a direção (Direction) para input e nomeando-o. Para o pino aparecer clicar na janela do esquemático. Executar o mesmo procedimento para criar um pino de saída, porém dessa vez a direção deve ser setada para output. USAR os nomes A e Z i) Clicar em Check and save. Se nenhuma mensagem de alerta/erro for gerada (na janela ifcb a menor), a célula está estruturalmente correta. 2 - CRIANDO A VIEW LAYOUT Agora criar a visão (view) layout: no Library Manager clicar em FILE à New à Cell view. Selecionar a biblioteca previamente criada (no caso lab3), digitar o nome da célula que iremos desenhar, a visão layout e selecionar a ferramenta Virtuoso. Notar que a célula inv agora tem duas views : layout e schematic.f O resultado é a interface gráfica da ferramenta, com a lista de camadas à esquerda (janela LSW).

6 6 Redimensionar Copiar Mover Retângulo Régua NOTAR NA PALETTE DA ESQUERDA: AV - todos os níveis visíveis NV nenhum nível visível pode-se desabilitar tudo e só habilitar para edição um nível desejado MUITO ÚTIL PARA VISUALIZAR UM SÓ NÍVEL (exemplo metal 1) AS - todos os níveis selecionáveis NS nenhum nível selecionável pode-se desabilitar tudo e só habilitar para seleção um nível desejado MUITO ÚTIL PARA SELEÇÃO DE UM DADO NÍVEL (exemplo: só metal 1) DICAS DA INTERFACE GRÁFICA: Observar no topo da janela as coordenadas e as dimensões do retângulo que se está desenhando. A interface gráfica trabalha com um conceito de empilhamento de comandos. Cuidar o canto inferior esquerdo, o qual indica o comando ativo no caso o desenho de um retângulo. Pode-se por exemplo estarse inserindo um retângulo e fazer-se zoom (F ou Z). Os comandos de mover, zoom, apagar, salvar, esticar, undo, etc. concentram-se nos botões da esquerda da interface gráfica. Outra dica para facilitar a edição do layout é ativar a opção gravidade, para que o cursor automaticamente caia perto das bordas as quais utilizaremos como referência no momento da edição. Para isto abrir o menu options à layout editor e selecionar gravity on, ou simplesmente digitar g. A régua pode ser invocada pelo atalho K do teclado e todas réguas são apagadas ao utilizar-se o atalho shift+k. Para desfazer a ultima alteração no layout, pode-se usar o atalho U do teclado. Para refazê-la, o atalho shift+u. Para visualizar todo o layout deve-se usar o atalho F do teclado. A ferramenta de zoom pode ser usada fazendo-se um retângulo na área a ser visualizada com o botão direito do mouse. O local onde o desenho está armazenado é definido de forma absoluta no arquivo cds.lib. Por exemplo, a última linha deste arquivo no meu exemplo é: DEFINE lab3 /home/moraes/lab3/layout/lab3. Se o layout for copiado para outra máquina este arquivo deve ser editado manualmente.

7 Desenhando o INVERSOR 7 As regras de projeto serão dadas ao longo deste texto. Caso seja necessário, consultar o professor para regras mais detalhadas. NWELL CAMADAS PARA OS TRANSISTORES Principais camadas utilizadas: Nível Nome Observação NW Poço N OD Área Ativa (DIFUSÃO) NP Região N+ Local para os transistores N PP Região P+ Local para os transistores P PO Polisilício CO Contato M1 Metal 1 VIA1 Via Conecta metal 1 ao metal 2 M2 Metal 2 prboundary Margens Delimita as margens da célula Exemplo de regras de projeto: Nível Largura Mínima Espaçamento Mínimo Overlap para CTM/V1M PO (poli) 0,06µm 0,12µm 0,03µm M1 (metal 1) 0,09µm 0,09µm 0,025µm Contatos (CTM): 0,09 x 0,09 µm, com espaçamento entre contatos igual a 0,11 µm Vias (VIA1): 0,1 x 0,1 µm NP PP NP PP OD OD OD OD O transistor N é formado por área ativa (OD), com N+ ao redor (NP). O transistor P é formado por área ativa (OD), P+ ao redor (PP), e poço N ao redor da área P+ (NWELL) Antes de iniciarmos o projeto físico do inversor, vamos explorar as opções de exibição. Para isto, ir no menu options à display. Selecionar a caixa pin names. Explorar as opções de display, que auxiliam o projeto físico da célula. Reparar os controles de grid de manufatura, X Snap e Y Snap Spacing. Esses valores devem sempre estar coerentes com especificações feitas pelo fornecedor da tecnologia utilizada. Nesse caso, ambos estão definidos para Isso significa que, para essa tecnologia, as dimensões de qualquer camada devem sempre ser multiplas de µm, tanto para o eixo X quanto para o eixo Y. Selecionar a opção dots e alterar o major spacing para 0.2. Para criar um retângulo, deve-se primeiro selecionar a camada desejada na pallet do LSW. O próximo passo é usar o botão Retângulo (atalho R no teclado), clicar em qualquer lugar do editor de layout, arrastar o mouse e clicar novamente, fazendo assim um retângulo da camada escolhida. Para acertar as dimensões, usar a ferramenta Régua (tecla K do teclado) para medir o tamanho desejado, e a ferramenta Redimensionar (atalho S ) para definir o novo tamanho. Para redimensionar, clicar na borda do retângulo e arrastar o mouse até obter-se o tamanho desejado, então clicar novamente. Cuidar para que as bordas dos retângulos respeitem o grid. prboundary

8 1. Faça um zoom próximo da intersecção dos eixos, e com a régua faça as medidas 0,6 x 0,33 µm a partir das coordenadas (0,0). Desenhar dois retângulos 0,6 x 0,33 µm, para as linhas de alimentação, 1,88 µm de distância entre si. Utilizar a camada M1 (drawing) no pallet LSW. Dica: o segundo retângulo pode ser obtido copiando o primeiro através do botão copiar ou do atalho C, no teclado. Para tanto, clicar no retângulo desenhado, arrastar o mouse e clicar novamente no local desejado. 2. Desenhar dois retângulos de difusão, um 0,48 x 0,2 µm para o NMOS (na porção inferior do layout), e um 0,48 x 0,40 µm para o PMOS (na porção superior). Deixar 0,25 µm entre difusão e metal1. Utilizar a camada OD (drawing). Desenhar agora um retângulo de poli, camada PO (drawing). Esse retângulo deve ter largura de 0,06 µm e se sobrepor à difusão, representando assim o gate do transistor. Os gates dos dois transistores desenhados, podem ser conectados por poli. OBS: respeitar regras de layout! 3. Desenhar os contatos. Cada contato deve ser desenhado um quadrado 0,09 x 0,09 µm e utilizando a camada CO (drawing). Lembrar que a distância mínima entre contatos é 0,11 µm. Além disso, a camada de difusão deve se sobrepor pelo menos 0.03 µm para cada lado de cada contato. Finalmente, os contatos devem ter uma distância mínima de 0.09 µm do gate do transistor (região que o poli sobrepõe a difusão). Desenhar todos contatos possíveis, respeitando as regras de layout. 8 DICA: acompanhar o tamanho do retângulo pode dx e e dy no topo da janela DICA: pode ser difícil acertar o tamanho dos retângulos. Após o desenho aproximado pode-se selecionar o retângulo e com o atalho "q" (propriedades) fazer o ajuste fino. 0,21 0,16

9 4. Desenhar as camadas de metal 1. Utilizar a camada M1 (drawing) para sobrepor os contatos e realizar a conexão entre difusão e metal 1. Notar que o metal deve sobrepor o contato em pelo menos 0,03 µm para cada lado. Desenhar um retângulo de 0,09 µm de largura de metal 1 e conectar o source do PMOS à linha de metal desenhada na etapa 1, na porção superior do layout. Repetir o processo para conectar o dreno do PMOS ao source do NMOS e o dreno do NMOS a linha de metal da porção inferior. Notar que o espaçamento mínimo de metal é de 0.09 µm. 5. Criar o local para a inserção do pino de entrada. Para isto, no polisilício: (a) desenhar um retângulo 0,15x0,15 de poli; (b) centrar um contato no poli (com sobra de 0,03 µm para cada lado); (c) fazer um retângulo 0,28x0,15 de metal sobre o poli e o contato. IMPORTANTE: Não é possível criar um pino na região em que o poli se sobrepõe a difusão (gate do transistor). 6. Criar pinos I/O. Antes selecionar a camada M1 (pin) no LSW (na pallet), clicar em Create à Pin (atalho ctrl+p ), selecionar o modo shape pin, definir o pino como input e dar um nome ao pino (Af). Esse nome deve ser o mesmo dado ao esquemático. Clicar em Display Pin Name Option e modificar o valor de Height para 0.1. Clicar em Ok Clicar em hide, clicar em qualquer lugar do editor de layout, arrastar o mouse e clicar novamente. Desenhar um quadrado 0,1 x 0,1 µm (deixar o + do label dentro do quadrado). Cuidar para o pino ficar centralizado no grid. 8. Repetir o processo de criação para o pino de saída (Z): (a) retângulo de M1/drw 0,15x0,15; (b) dessa vez selecionar o I/O type output e posicionando-o no nodo de metal 1 que conecta o PMOS ao NMOS. O centro do label deve estar dentro do retângulo do pino.

10 9. Conectar o substrato às linhas de alimentação. Desenhar dois retângulos de difusão (OD) de 0.43 x 0.15 µm. Posicioná-los sobre as linhas de alimentação, desenhadas em metal 1, e desenhar dois contatos entre cada par de retângulos de difusão e metal 1. Respeitar as regras de layout para contatos. 10. Polarizar os retângulos de difusão desenhados. Desenhar um retângulo com a camada NP (drawing) para a porção superior e um retângulo com a camada PP (drawing) para a inferior. Notar que essas camadas devem sempre sobrepor a difusão (OD) em pelo menos 0,16 µm para cada lado. E devem estar a pelo menos 0,13 µm de distância dos transistores do inversor Polarizar os transistores desenhados, com P+ e N+. Desenhar um retângulo que envolva o transistor da porção inferior do layout. Utilizar a camada NP (drawing). Notar que essa camada deve sempre sobrepor a difusão (OD) em pelo menos 0,16 µm para cada lado e ter distância mínima de 0,13 µm da difusão utilizada para conectar o substrato a alimentação. Fazer o mesmo para a porção superior do desenho, porém dessa vez utilizar a camada PP. 12. Repetir o processo, na porção superior, para a camada NW (poço N). Esse camada também deve sempre sobrepor a difusão em pelo menos 0,16 µm para cada lado. Porém, o usual é dar uma margem maior, para que ela não fique exatamente sobre camada PP e NP. 13. Desenhar um retângulo que envolva a célula inteira (do canto inferior esquerdo do gnd ao canto superior do vdd), de uma linha de alimentação até a outra, utilizando a camada prboundary. 14. Finalmente, criar dois novos pinos, para as linhas de alimentação. Primeiramente criar um pino com a camada M1 (pin), direção input e nome vdd!. Esse pino deve ter o mesmo tamanho da camada M1 desenhada para a linha de alimentação na porção superior do layout e deve ser posicionada de forma a sobrepor essa camada. O procedimento deve ser repetido, porém agora criando um pino cujo nome deve ser gnd! e posicionar-se sobre a camada de metal 1 da linha de alimentação na porção inferior do layout. O Resultado deve ser equivalente ao da figura abaixo. Camada NN é o retângulo amarelo O poço N (passo 12) é o retângulo laranja Camada PP é o retângulo rosa O retângulo branco é a camada prboundary (passo 13) Camada NN é o retângulo amarelo Camada PP é o retângulo rosa

11 3 DRC - VERIFICANDO SE O DESENHO ESTÁ CORRETO 11 LEMBRAR DE SALVAR A CÉLULA!!! Este passo é feito através da ferramenta Calibre DRC (design rule checker). Ir em Calibre à Run DRC, clicar em Run DK DRC e OK. Escolher o modo DRC (Flat), pois desenhamos o inversor sem instanciar nenhum bloco hierárquico. Clicar em Run DRC. Caso apareça a mensagem de sobrescrever o arquivo, clicar em ok. Será gerado um relatório geral da ferramenta, mostrando todos os passos executados na verificação do layout. Fechar a janela de relatórios e abrir a janela do RVE, que demonstra quais regras de layout foram violadas e quais foram respeitadas. Dica, clicar no funil para filtrar apenas as regras que podem ter sido violadas, para assim corrigir o layout. Selecionar a opção Not Unresolved e clicar em apply.

12 Havendo erros de DRC: 12 o Serão sinalizados com o código da regra de projeto. Ao clicar na violação, será dada uma explicação do erro. Nesse caso, a regra de área mínima para metal 1 não foi respeitada em 2 ocasiões. Notar que o valor de área mínima é dado para que o layout seja corrigido. o Ao clicar duas vezes em uma das violações, a janela do virtuoso (com o layout) mostra exatamente onde essa violação acontece. Corrigir os possíveis erros de DRC e executar novamente a ferramenta de verificação. Deixar o layout livre de violações. Essa verificação, garante que o layout projetado é fabricável. Quando uma fábrica recebe as mascáras de um layout, ela verifica se esse layout respeita as regras de projeto físico. Se sim, o projeto será fabricado. Se não, ele retorna ao projetista.

13 4 LVS - VERIFICANDO SE O LAYOUT E O ESQUEMÁTICO SÃO EQUIVALENTES 13 Este passo é feito através da ferramenta Calibre LVS (layout versus schematic). Ir em Calibre à Run LVS. Escolher o modo Flat novamente e clicar em Run LVS. Caso apareça uma mensagem de sobrescrever arquivo, clicar em OK. Será gerado um relatório geral da verificação. Analisar esse relatório e fechar a janela. Na janela RVE, são demonstrados os resultados da verificação LVS. Essa verificação garante que o layout projetado implementa a mesma lógica que o esquemático que foi projetado. Nesse caso, o layout não fecha com o esquemático. Ao expandir a discrepância, obtemos sua causa. Nesse caso, o transistor NMOS MN, desenhado no layout possui um W de 0.21 µm, enquanto o transistor equivalente, do esquemático, possui um W de 0.20 µm.

14 Ao clicarmos na discrepância, a ferramenta mostra, nas duas views (schematic e layout), aonde encontra-se o problema. 14 Caso alguma violação de LVS aconteça, corrigir todos os problemas e executar a ferramenta novamente. Garantir que o esquemático e o layout implementam a mesma função lógica. O resultado do LVS deve ser: Atenção: os erros mais comuns são relacionados a pinos os pinos devem ser desenhados com a camada M1 pin

15 5 - EXTRAÇÃO ELÉTRICA 15 Este passo é responsável pela realização da extração elétrica, ou seja, pela geração do netlist spice. Ir em Calibre à Run PEX. Usar as opções padrão e clicar em OK. Caso apareça alguma mensagem, solicitando para salvar o arquivo de configurações, clicar em não salvar. A ferramenta irá perguntar se deseja criar uma pasta para o ambiente PEX, clicar em criar. Clicar na opção Outputs da ferramenta, e escolher as opções de extração, C+CC e sem indutância. Clicar em Run PEX. Clicar em Run PEX. Serão geradas duas janelas, uma mostrando os parasitas extraídos e outra mostrando a descrição em spice do circuito obtido. Pronto, temos o projeto físico do inversor completo. Reparar que foram criados três arquivos que descrevem, em spice, o circuito extraído. No terminal, em layout/pexrundir, encontram-se os arquivos com essas descrições. Nesse exemplo os arquivos são (eles deverão ser incluídos no relatório): o inv.pex.spi (base) o inv.pex.spi.inv.pxi (capacitâncias parasitas) o inv.src.net (netlist)

16 6 - MODELO ABSTRATO Agora, devemos criar o modelo abstrato para podermos usar a célula que projetamos em um circuito real. Este modelo indica para a ferramenta a disposição dos metais de roteamento, que ela precisará utilizar na hora de colocar a células no circuito e interligá-las. Abrir o Library Manager: ToolsàLibrary Manager e abrir a view layout 16 Abrir o Abstract Editor: ToolsàAbstract Editor (só abre a opção Abstract nos menus) Criar o Abstract: Abstract à Create Abstract... Clicar em OK A seguinte janela irá aparecer:

17 17 1. Definir agora a célula com core, isto é, célula a ser utilizado para a criação de circuitos com outras portas lógicas. Para isto no menu Cells selecionar CellsàMove... e selecionar Core. 2. Em seguida, selecionar core (notar que moveu de block para core). 3. Verificar os pinos. Clique no símbolo destacado como contato (na figura acima), abrirá uma nova janela, e nesta execute RUN. Ignorar o warning desta etapa. 4. Realizar o extract. Clique no símbolo destacado como um fio entre dois contatos (na figura acima), abrirá uma nova janela, e nesta execute RUN. 5. Gerar o Abstract. Clique no terceiro símbolo destacado na figura acima. Novamente apenas RUN. Ignorar o warning desta etapa. 6. Gerar o LEF (Library Exchange Format - formato com os pinos). Exportar o LEF com o nome de lab3. Para isso, ir em File à Exportà LEF.

18 18 7. Visualizar a view abstract com as camadas de Metal para roteamento: 8. No console (terminal), no diretório layout, editar o arquivo lab3.lef (por exemplo, gedit lab3.lef). Analisar este arquivo, o qual descreve cada pino do circuito, e os retângulos de metal de cada pino. MODIFICAR as linhas: a. todas as ocorrências de inv por INV b. todas as ocorrências de CoreSite por CORE Dica de comando: sed -i 's/inv/inv/g;s/coresite/core/g' lab3.lef

19 7 - SIMULAÇÃO ELÉTRICA 19 SAIR DO CSH: fechar as ferramentas da Cadence e no console/terminal digitar exit EXECUTAR o comando para configurar o simulador elétrico: module load ic mmsim Abrir o arquivo base da descrição spice do inversor (arquivo pexrundir/inv.pex.spi) e modificar sua interface para que passe a possuir as entradas para as linhas de alimentação. Na linha que descreve o.subckt (NOME_DA_CELULA) é dada a pinagem do circuito. Adicionar ao final as duas entradas: vdd! e gnd!. No exemplo aqui descrito, o resultado é o seguinte: * File: inv.pex.spi * Created: Wed Mar 16 11:11: * Program "Calibre xrc" * Version "v2011.3_29.20" *.subckt inv A Z vdd! gnd! * XM1 Z A vdd! vdd! psvtlp L=0.06 W=0.4 NFING=1 M=1 AS=0.084 AD=0.084 PS= PD=0.82 PO2ACT=0.21 NGCON=1 lpe=1 XM0 Z A gnd! gnd! nsvtlp L=0.06 W=0.2 NFING=1 M=1 AS=0.042 AD=0.042 PS= PD=0.62 PO2ACT=0.21 NGCON=1 lpe=1 X2_noxref gnd! vdd! dnwps AREA= PJ=5.5 *.include "inv.pex.spi.inv.pxi" *.ends * Ir para o diretório de simulação: cd sim Abrir o arquivo sim_inv_ext.sp. Observar na linha 15 a inclusão do arquivo "../pexrundir/inv.pex.spi" via comando include. Na linha 20 há a instanciação do subcircuito (X1 iv out vcc 0 inv ). Este é o arquivo que gera os estímulos para o circuito que projetamos. Executar a simulação elétrica: spectre sim_inv_ext.sp Executar a ferramenta viva. Selecionar os probes no sinal de entrada e saída (iv e out) e envia-los para o gráfico. Nosso inversor funciona!

20 Avalie os tempos de subida e descida: 20 more sim_inv_ext.measure Exported variables from results directory:./sim_inv_ext.raw date : 12:07:37 PM, Wed Mar 16, 2016 design : * inversor - simulação do circuito extraído do layout pro simulator : spectre Measurement Name : transient1 Analysis Type : tran td = tdescida = e-10 ts = tsubida = e-10 Modifique a linha do netlist que corresponde à carga de saída. Abrir o arquivo sim_inv_ext.sp, localizar a linha que corresponde à carga de saída e coloque 5fF: C3 out 0 5fF Executar novamente o comando : spectre sim_inv_ext.sp No viva: fileàreloadàall sub windows. Esta redução no valor de capacitância de saída deve resultar em um menor tempo de subida e de descida: Quais os novos tempos de subida e descida? Simulação elétrica de um anel de inversores Agora vamos simular um anel de inversores. Verifique se o arquivo sim_anel_inv.sp contém a referência correta ao arquivo extraído (../pexrundir/inv.pex.spi) e as 15 instanciações fazem referência ao inversor. Executar o seguinte comando: spectre sim_anel_inv.sp more sim_anel_inv.measure Exported variables from results directory:./sim_anel_inv.raw date : 12:17:39 PM, Wed Mar 16, 2016 design : * inversores em anel para cálculo de frequência com invers simulator : spectre Measurement Name : transient1 Analysis Type : tran freq_ghz = periodo = tf = e-11 tr = e-1 Visualize a forma de onda do oscilador:

21 FIM DA PARTE I DO LABORATÓRIO DO INVERSOR 21 Conteúdo do relatório a ser entregue Esquemático (15%) - print screen da tela e print screen do console com mensagem se houve ou não erro no esquemático. Layout do inversor (35%) [print screen da tela] Relatório do DRC (10%) [tela que indica se houveram ou não erros] Relatório do LVS (10%) [tela que indica se houveram ou não erros] Extração elétrica (5%). Apresentar os arquivos: o inv.pex.spi o inv.pex.spi.inv.pxi o inv.src.net Layout da view abstract (5%). [print screen da tela] Simulação elétrica (10%). Curvas da simulação com variação de carga (25 ff e 5 ff) e o atraso para cada carga. O atraso é dado copiando-se os dado do arquivo sim_inv_ext.measure. Simulação do anel do inversor (10%). Curvas com a simulação e a indicação da frequência de operação (obtido do arquivo sim_anel_inv.measure) PARTE II DO LABORATÓRIO DO INVERSOR SERÁ FEITO POSTERIORMENTE, NA PARTE DE FLUXO DE PROJETO

22 8 - CARACTERIZAÇÃO ELÉTRICA Geração do LIB 22 Antes de começar a caracterização, devemos abrir o arquivo inv.pex.spi, que se encontra no diretório pexrundir e substituir o comando.include "inv.pex.spi.inv.pxi" pelo conteúdo do arquivo inv.pex.spi.inv.pxi. O resultado deve ser o seguinte: * File: inv.pex.spi * Created: Wed Mar 16 11:11: * Program "Calibre xrc" * Version "v2011.3_29.20" *.subckt inv A Z vdd! gnd! * XM1 Z A vdd! vdd! psvtlp L=0.06 W=0.4 NFING=1 M=1 AS=0.084 AD=0.084 PS= PD=0.82 PO2ACT=0.21 NGCON=1 lpe=1 XM0 Z A gnd! gnd! nsvtlp L=0.06 W=0.2 NFING=1 M=1 AS=0.042 AD=0.042 PS= PD=0.62 PO2ACT=0.21 NGCON=1 lpe=1 X2_noxref gnd! vdd! dnwps AREA= PJ=5.5 * *.include "inv.pex.spi.inv.pxi" * asterisco incluído para tornar a linha um comentário * cc_1 A gnd! f cc_2 A vdd! f cc_3 A Z f cc_4 gnd! vdd! f cc_5 gnd! Z f cc_6 vdd! Z f.ends Ir para o diretório: cd../characterization Olhar o conteúdo dos arquivos elccfg, responsável por definir o simulador utilizado, o nome dos nodos de alimentação, além da célula que vamos caracterizar, neste caso o inv. Se houverem várias células para se caracterizar, podemos por um * e a ferramenta caracteriza tudo. Olhar o arquivo elc.st, que define os parâmetros para caracterização, como as condições de operação (nominal 1V 25C). Os valores são relativos (% da alimentação), além dos valores de threshold para considerar rampa de subida ou descida. Isto é diferente do threshold do transistor, que é fixo de acordo com a tecnologia. Se houvessem células de memória (como flip-flops e latchs) para caracterizar, a busca binária para setup e hold é configurada neste mesmo arquivo, no parâmetro bisec. Executar os seguintes comandos para realizar a caracterização da célula com o ELC, da CADENCE: module load ets mmsim/131 elc -64 digitar source elc.tcl à configura o ambiente. Neste arquivo está configurado as condições de operação (nominal 1V 25 o C) e a geração de sinais para caracterização. digitar db_open lab3 à criar o banco de dados para a caracterização da célula digitar db_prepare à cria os vetores de estímulo a serem utilizados na caracterização. São gerados dois vetores para teste da célula (ou seja, as duas entradas possíveis para um inversor, 1 lógico e 0 lógico). O comando irá gerar a seguinte saída:... Reading : lab3.ipdb/inv.design ============================== DESIGN : INV ============================== A : Z D0000: R : F : DELAY(A) D0001: F : R : DELAY(A)

23 => 2 vectors generated digitar db_spice à executa a simulação SPICE dos vetores gerados no passo anterior. O comando irá gerar a seguinte saída (a simulação deve estar 100%): -*-*-*-*-*-*-*-*-*-*-*-*-*-*-*-*-*-*-*-*-*-*-*-*- Simulation Summary -*-*-*-*-*-*-*-*-*-*-*-*-*-*-*-*-*-*-*-*-*-*-*-* DESIGN PROCESS #ID STAGE STATUS IPDB INV nom_1.00v_25c D0000 VERIFICATE PASS lab3 INV nom_1.00v_25c D0001 VERIFICATE PASS lab *-*-*-*-*-*-*-*-*-*-*-*-*-*-*-*-*-*-*-*-*-*-*-*- - Total Simulation : 2 - Total Passed : 2(100.00%) - Total Failed : 0(0.00%) -*-*-*-*-*-*-*-*-*-*-*-*-*-*-*-*-*-*-*-*-*-*-*-*- digitar db_output -alf lab3.alf à exportar o banco de dados para o padrão alf, que depois será convertido no formato liberty (lib). digitar alf2lib -alf lab3.alf -lib lab3.lib -state à converter o banco de dados exportado para o padrão lib. O comando irá gerar a seguinte saída: elc> alf2lib -alf lab3.alf -lib lab3.lib -state Encounter - Library Characterizer - Version v13.10-p001_1 64-bit (03/25/ :57:34) [ ]Cadence Design Systems, Inc. All rights reserved. This work may not be copied, modified, re-published, uploaded, executed, or distributed in any way, in any medium, whether in whole or in part, without prior written permission from Cadence Design Systems, Inc. Convert: "lab3.alf" (ALF) ==> "lab3.lib" (Liberty) Library: lab3 ( nom_1.00v_25c ) CELL INV: now reading now converting ***** successful ***** --- Total : 1 cells ( successful : 1 failed : 0 ) Memory : 0.46M Time : 0.03 (user), 0 (sys), 0.03 (cpu), 0.09 (real) digitar exit à sai da ferramenta. Agora temos nossa célula no formato liberty: lab3.lib. Este formato é um padrão, que contém informações de consumo de potência da célula, seus pinos de entrada e saída, sua função lógica, os tempos nos arcos da célula (tempo de propagação de um valor da entrada para saída) e as capacitâncias de entrada e saída. Estas informações são utilizadas pela ferramenta para geração de relatórios e validação do funcionamento dos projetos que vierem a utilizar esta célula.

24 Por exemplo: cell_fall(delay_template_4x5) { index_1 ("0.0018, 0.048, 0.096, 0.186"); index_2 ("0.001, 0.003, 0.01, 0.025, 0.08"); values ( \ " , , , , ", \ " , , , , ", \ " , , , , ", \ " , , , , "); } Neste trecho do arquivo lib temos o atraso (em ps) para 4 valores de carga de saída (index_1) e 5 valores de rampa de entrada no pino A (index_2). Obviamente quanto maior a carga e maior a rampa de entrada, maior o atraso. IMPORTANTE: remover os! de VDD! e GND! do arquivo lib. Usar o comando: sed 's/d!/d/g' lab3.lib > inv.lib 9 - SÍNTESE LÓGICA Este passo é responsável por fazer o mapeamento de uma descrição RTL (VHDL) para a implementação em uma dada tecnologia, usando células disponíveis na biblioteca para implementar a mesma lógica descrita no RTL. Ir para o diretório: synthesis (/lab3/layout/synthesis) Dentro deste diretório existe um arquivo chamado lab3.lib. Dentro deste arquivo existe a descrição de duas células (uma AND e uma OR, padrões da tecnologia de 65nm). Digitando o comando grep "cell(" lab3.lib : cell(hs65_gs_and2abx27){ cell(hs65_gs_or2abx18){ cell(hs65_gs_or2abx27){ Estas células são necessárias pois, como a ferramenta não sabe o circuito que irá sintetizar, não aceita carregar apenas um inversor, pois não se pode implementar lógica apenas com esta célula. Abrir este arquivo e copiar o lib gerado no passo anterior para o arquivo lab3.lib. Copiar somente a descrição da célula, na linha 80. Se a lu_table_template e a power_lut_table forem diferentes das que contém o arquivo lab3.lib, adicionar estas tabelas também, pois a ferramenta precisa delas para estimar os atrasos e potência. cell (inv) {... } Dica para mover parte do arquivo: sed -n 63,154p../characterization/inv.lib > tmp sed '81r tmp' lab3.lib > tmp2 mv tmp2 lab3.lib Executar os seguintes comandos para realizar a síntese lógica: module load edi rc gui

25 25 Para a síntese lógica será utilizada a ferramenta RTL Compiler da CADENCE. O arquivo load.tcl contém os comandos para iniciar a síntese: o Os três primeiros comandos definem variáveis utilizadas no script de síntese o Os próximos três comandos definem o nível de informação e os diretórios onde serão buscados scripts e descrições RTL: set_attribute script_search_path./ / set_attribute hdl_search_path src/ / set_attribute information_level 9 / o Os dois comandos seguintes, definem as bibliotecas que serão usadas na síntese do projeto. Nesse caso, o.lib modificado com a célula inversor e os.lef da biblioteca de 65nm e do inversor. set_attribute library... set_attribute lef_library... o O último comando define a captable que será utilizada e a condição operacional. A captable é um arquivo que contém valores de resistência e capacitância que serão usados para modelar as interconexões do design. Essa informação será usada quando a ferramenta de síntese extrair os fios do projeto, para realizar analises de timing e power. Executar os seguintes comandos: include load.tcl read_hdl -vhdl inv_buffer.vhd elaborate ${DESIGN_TOP} read_sdc constraints/inv_buffer.sdc report timing exit Estes comandos irão gerar o circuito descrito em inv_buffer.vhd, e substituirão os inversores pela nossa célula. Estes comandos geram a seguinte saída na interface gráfica: O resultado de timing é para o circuito deste projeto: ============================================================ Pin Type Fanout Load Slew Delay Arrival (ff) (ps) (ps) (ps) ring_i in port R inv_instance[1].inv_i/a +0 0 inv_instance[1].inv_i/z INV F inv_instance[2].inv_i/a inv_instance[2].inv_i/z INV R inv_instance[3].inv_i/a inv_instance[3].inv_i/z INV F inv_instance[4].inv_i/a inv_instance[4].inv_i/z INV R inv_instance[5].inv_i/a inv_instance[5].inv_i/z INV F inv_instance[6].inv_i/a inv_instance[6].inv_i/z INV R ring_o out port R Exception : 'path_delays/inv_buffer.sdc_line_10' 2500ps Timing slack : 299ps Start-point : ring_i End-point : ring_o

26 Ou seja, entre a entrada ring_i e a saída ring_o temos um atraso esperado de 2,201ns. 26 No arquivo constraints/inv_buffer.sdc temos: set_max_delay -from [all_inputs] -to [all_outputs] 2.5 Assim, o circuito projeto atende à especificação de timing, com uma folga (slack) de 229ps. Estes comandos estão presente dentro do script comandos_rc.txt. Excute agora todos os comandos, para a geração dos arquivos necessários para o layout e os relatórios de síntese (diretórios reports): rc f comandos_rc.txt Se o console travar digite reset SÍNTESE FÍSICA Permanecer no diretório synthesis. Executar os comandos: encounter -64 source physical/physical.tcl O script physical.tcl realizará todas as etapas da síntese física, que é dividida nas seguintes etapas: o Leitura do projeto: Lê o circuito o Floorplanning: Etapa onde é decidido qual a porcentagem do chip será usada para fio e qual porcentagem será usada para o circuito o Power Planning: Posiciona as linhas de alimentação no chip o Placement: Posiciona as células no chip o Roteamento: Inserção dos fios de interconexão o Inserção das filler-cells: Inserção de células para preenchimento do espaço do chip Os comandos utilizados no script de síntese física estão comentados no arquivo physical.tcl. A interface gráfica gera a seguinte saída:

27 27 Assim, nosso circuito utilizando inversores está finalizado. Selecione a opção para visualizar as linhas de metal internas à célula: Na tela abaixo pode-se visualizar as conexões entre os inversores: Finalmente, podemos conferir o timing do layout gerado: > report_timing ############################################################### # Generated by: Cadence Encounter s126_1 # OS: Linux x86_64(host ID kriti) # Generated on: Fri Mar 18 15:33: # Design: inv_buffer # Command: report_timing ############################################################### Path 1: MET Path Delay Check Endpoint: ring_o (^) Beginpoint: ring_i (^) triggered by leading edge of '@' Analysis View: _default_view_ - External Delay Path Delay = Required Time Arrival Time = Slack Time Clock Rise Edge Input Delay = Beginpoint Arrival Time Instance Arc Cell Delay Arrival Required Time Time ring_i ^ inv_instance[1].inv_i A ^ -> Z v INV inv_instance[2].inv_i A v -> Z ^ INV inv_instance[3].inv_i A ^ -> Z v INV inv_instance[4].inv_i A v -> Z ^ INV inv_instance[5].inv_i A ^ -> Z v INV inv_instance[6].inv_i A v -> Z ^ INV ring_o ^ Assim, para este circuito, após o layout temos um atraso de 1,9487 ns.