ESTRUTURA GERAL DE DE UMA RAM

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1 ESTRUTURA GERAL DE DE UMA RAM 0 Célula K,L A 0 A 1 A M-1 Decodificador X 1 K Linha de Palavra Linha de Bit Profundidade = 8,16 bits, etc... 2 M L 2 N -1 Amplificadores sensores / drivers A M A M+1 Decodificador Y A M+N OE/ CE/ Lógica/Drivers de Saída DO...D7 Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 1

2 CÉLULA BÁSICA DE DE UMA RAM ESTÁTICA (SRAM) LINHA DE PALAVRA LINHA DE BIT B/ Q5 Q2 Q1 Q4 Q3 Q6 LINHA DE BIT B LINHA DE PALAVRA CIRCUITO EQUIVALENTE Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 2

3 CÉLULA BÁSICA DE DE UMA RAM DINÂMICA (DRAM) LINHA DE PALAVRA C S Q CÉLULA LINHA DE BIT CÉLULA SELECIONADA C S C B CIRCUITO EQUIVALENTE Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 3

4 LEITURA DE DE BIT BIT DE DE UMA RAM DINÂMICA (DRAM) LINHA DE PALAVRA PAR 1 - LINHAS DE BIT SÃO PRÉ CARREGADAS C S Q CÉLULA LINHA DE BIT LINHA DE PALAVRA É SELECIONADA (RAS) 3 - LATCHS DE BITS SÃO CONECTADOS E FAZEM REFRESH DA LINHA SELECIONADA LINHA DE PALAVRA IMPAR 4 - COLUNA DE BIT É SELECIONADA (CAS) C S Q CÉLULA AMPLIFICADOR SENSOR LINHA DE BIT - LATCH COMPARADOR - + Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 4

5 RAM S ESTÁTICAS X RAM S DINÂMICAS CARACTERÍSTICA CARACTERÍSTICA CUSTO CUSTO POR POR BIT BIT DINÂMICAS DINÂMICAS X MENOR MENOR ESTÁTICAS ESTÁTICAS TEMPO TEMPO DE DE ACESSO ACESSO CONSUMO CONSUMO DE DE ENERGIA ENERGIA ESPAÇO ESPAÇO FÍSICO FÍSICO POR POR BIT BIT ns ns ns ns MUITO MUITO MENOR MENOR 5 A MENOR MENOR NECESSITA NECESSITA REFRESH REFRESH CONTROLE CONTROLE SIM SIM COMPLEXO COMPLEXO NÃO NÃO SIMPLES SIMPLES TEMPO TEMPO DE DE ACESSO ACESSO - - TEMPO TEMPO ENTRE ENTRE A APLICAÇÃO APLICAÇÃO DO DO ENDEREÇO ENDEREÇO E A DISPONIBILIDADE DISPONIBILIDADE DOS DOS DADOS DADOS ACESSADOS ACESSADOS CONSUMO CONSUMO DE DE ENERGIA ENERGIA - - É MENOR MENOR PARA PARA AS AS SRAM S SRAM S QUANDO QUANDO NÃO NÃO ACESSADAS. ACESSADAS. EM EM OPERAÇÃO OPERAÇÃO ENTRETANTO ENTRETANTO A DRAM DRAM CONSOME CONSOME MENOS MENOS Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 5

6 ESTRUTURA BÁSICA DAS RAM S DINÂMICAS BARRAMENTO DE ENDEREÇOS DA RAM CAS# LATCH DE COLUNA (COL) A31 A30 A29 A28 A27 A26 A25 A24 A23 A22 A21 A20 SELECIONA A RAM (CHIP SELECT) RAS# LATCH DE LINHA (ROW) DECODIFICADOR DE ENDEREÇO DE LINHA DECODIFICADOR DE ENDEREÇO DE COLUNA DATA BUS MASTER ATUAL A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A09 A08 A07 A06 A05 A04 A03 A02 A01 A00 SELECIONA A LINHA SELECIONA A COLUNA DIAGRAMA EM BLOCOS INTERNO DISTRIBUIÇÃO DAS LINHAS DE ENDEREÇO Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 6

7 CONTROLADOR DE DE ENDEREÇAMENTO A31 A30 A29 A28 A27 A26 A25 A24 A23 A22 A21 A20 DECODIF. DE ENDEREÇO PARA DRAM CHIP SELECT SELECT DISPOSITIVO DE TEMPORIZAÇÃO BANCO DE MEMÓRIAS DRAM BUS MASTER ATUAL LINHA A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 MUX DE ENDEREÇO PARA DRAM RAS# CAS# D0 D1D2 D3 D4D5 D6 D7 BARRAMENTO DE ENDEREÇOS DA DRAM COLUNA A09 A08 A07 A06 A05 A04 A03 A02 A01 A00 CONTROLADOR DE RAM DINÂMICA (PARCIAL) Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 7

8 TIMING DE DE ENDEREÇAMENTO RAS# 3 4 TEMPO DE ACESSO CAS# 6 ADDRESS 2 ENDEREÇO DE LINHA ENDEREÇO DE COLUNA SELECT 5 R/W# 7 DATA FLOAT Decoder identifica endereço da DRAM e ativa CS (Chip Select) - não mostrado neste diagrama. 2 - Bus Master emite o endereço completo mas MUX seleciona apenas a linha (ROW). 3 - Dispositivo de temporização ativa RAS# indicando endereço de linha válido. 4 - Dispositivo de temporização inicia a temporização RAS# / CAS# (RAS-CAS Delay). 5 - Dispositivo gera sinal de SELECT comutando o MUX - endereço de coluna é agora disponibilizado para a memória. 6 - Dispositivo de temporização ativa CAS# indicando endereço de coluna válido. 7 - Sinal de R/W# é amostrado em HIGH indicando READ. 8 - Dados são disponibilizados no barramento de dados pelo banco de DRAM's. Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 8

9 MECANISMO DE DE REFRESH COM CONTROLADOR EXTERNO BASE DE TEMPO DE REFRESH 66,4 KHz DISPARO DE REFRESH LÓGICA DE CONTROLE DE REFRESH HOLD HLDA MICRO PROCESSADOR OU ÁRBITRO DO BARRAMENTO MRDC# RESET GERADOR DE ENDEREÇO DE LINHA REFRESH# ENDEREÇO DE LINHA PARA A RAM DE SISTEMA OU EXPANSÃO Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 9

10 ALTERNATIVAS DE DE MECANISMOS DE DE REFRESH REFRESH DISTRIBUÍDO REFRESH EM RAJADAS TEMPO NECESSÁRIO PARA EXECUTAR REFRESH EM TODAS AS LINHAS ALTERATIVAS DE DISTRIBUIÇÃO NO TEMPO trc RAS# tcrp tras trpc trp CAS# tasr trah ADDR ENDEREÇO DE LINHA DATA FLOAT RAS# - ONLY REFRESH Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 10

11 CBR -- REFRESH (CAS BEFORE RAS) RAS# CAS# DATA trp trpc tcpn tcsr twrp tras tchr twrh FLOAT tcrp tras - RAS# pulse width trp - RAS# precharge time trpc - RAS# to CAS# precharge time tcrp - CAS# to RAS# precharge time tcpn - CAS# precharge time tcsr - CAS# setup time for refresh cycle tchr - CAS# hold time for refresh cycle twrp - WE# setup time for refresh cycle twrh - WE# hold time for refresh cycle trc - random READ or WRITE cycle time tasr - row address setup time WE# trah - row address hold time 1 CICLO DE REFRESH CAS# - BEFORE RAS# (CBR) trp tras trp tras trp tras RAS# CAS# trpc tcpn tcsr DATA FLOAT twrp twrh twrp twrh twrp twrh WE# 3 CICLOS CONSECUTIVOS DE REFRESH CAS# - BEFORE - RAS# (CBR) Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 11

12 CICLO DE DE READ SEGUIDO DE DE HIDDEN REFRESH tras (READ) trp (REFRESH) tras trp RAS# tcrp trcd trsh CAS# tasr trah tasc tcah ADDR LINHA COLUNA taa toff WE# trac tclz tcac DATA FLOAT DADOS VÁLIDOS FLOAT toe tod OE# tord Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 12

13 CICLO DE DE READ SEGUIDO DE DE CBR REFRESH tras (READ) trp (REFRESH) tras trp RAS# tcrp trcd trsh tcsr tchr CAS# tasr trah tasc tcah ADDR LINHA COLUNA taa toff WE# trac tclz tcac DATA FLOAT DADOS VÁLIDOS FLOAT toe tod OE# tord Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 13

14 PRECHARGE DELAY tras CYCLE TIME - trc trp INÍCIO DE NOVO CICLO RAS# tcrp trcd RAS# PRECHARGE TIME CAS# tasr trah tasc tcah ADDR LINHA COLUNA LINHA WE# TEMPO DE ACESSO - trac ( ACCESS TIME FROM RAS# ) toff RECONSTITUIÇÃO DA CARGA PERDIDA NA LEITURA DATA FLOAT DADOS FLOAT SELECT Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 14

15 FPM FPM -- FAST PAGE MODE DRAM RAS# tcrp trcd CAS# tasr trah tasc tcah ADDR LINHA COLUNA COLUNA COLUNA trac tcac tcac tcac DATA FLOAT DATA FLOAT DATA FLOAT DATA tpc tpc trc trac tpc tcac 90 ns 50 ns 30 ns 13 ns trc trac tpc tcac RANDOM CYCLE TIME ACCESS TIME FROM RAS# PAGE CYCLE TIME ACCESS TIME FROM CAS# Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 15

16 TIPOS DE DE DRAM S MAIS COMUNS SINGLE INLINE PIN PACKAGE FPM SIPP3O/SIMM30/SIMM72 ASSÍNCRONAS (386/486/Pentium) SINGLE INLINE MEMORY MODULE SEM SPD EDO SIMM72/ SIMM/DIMM168 DUAL INLINE MEMORY MODULE SÍNCRONAS (a (a partir partir do do Pentium II) II) SÍNCRONAS NOMAIS SÍNCRONAS COM PROTOCOLO SDRAM DDR SDRAM RDRAM (RAMBUS) DLRAM (DATALINK RAM) Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 16

17 TIMING EM EM TERMOS DE DE CLOCKS OS OS CONTROLANDORES - - EMBUTIDOS EMBUTIDOS NOS NOS CHIPSETS CHIPSETS - - OPERAM OPERAM COM COM ESPECIFICAÇÕES ESPECIFICAÇÕES EM EM TERMOS TERMOS DE DE CLOCKS CLOCKS E NÃO NÃO ns ns EX.: EX.: CLOCK CLOCK = MHz MHz T CLOCK T CLOCK = CLOCK ns ns DRAM DRAM FPM FPM t RAC RAC t = RAC ns ns t PC t = PC ns ns PRECISAMOS: PRECISAMOS: t RAC t : RAC : t PC t : PC : 5 X T CLOCK = CLOCK Ns Ns 3 X T CLOCK = CLOCK Ns Ns DEVIDO DEVIDO A PRECHARGE PRECHARGE BURST BURST DE DE 4 LEITURAS: LEITURAS: Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 17

18 EDO -- EXTENDED DATA OUT RAS# tcrp trcd CAS# tasr trah tasc tcah ADDR LINHA COLUNA COLUNA COLUNA trac tcac tcac tcac DATA FLOAT DATA DATA DATA tpc tpc EMBORA O TEMPO QUE OS DADOS FICAM DISPONÍVEIS NO BARRAMENTO SEJA O MESMO QUE NO CASO DA FPM, O TEMPO DE CICLO DE PÁGINA tpc É SUBSTANCIALMENTE REDUZIDO POIS OS DADOS SÃO RETIRADOS DO BARRAMENTO PELO FLANCO DESCENDENTE DE CAS# EM VEZ DO FLANCO ASCENDENTE COMO NA FPM. Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 18

19 SDRAM -- MICRON -- 8 Mb Mb X CS# WE# RAS# CAS# CONTROL LOGIC COMMAND DECODER ROW ADDRES S LATCH ROW DECODER BANK MEMORY ARRAY 2048 x 256 x (X16) -- DQML DQMH CK CKE MODE REGISTER 11 SENSE APLIFIERS I/O GATING DQM MASK LOGIC 12 8 REFRESH CONTROLLER COLUMN-ADDRESS LATCH BURST COUNTER COLUMN-ADDRESS BUFFER COLUMN DECODER DATA OUTPUT REGISTER DATA INPUT REGISTER 16 DQ0 A DQ15 A0..A10, BA ADDRESS REGISTER REFRESH COUNTER ROW ADDRESS MUX SENSE APLIFIERS I/O GATING DQM MASK LOGIC (X16) ROW ADDRESS LATCH ROW DECODER BANK MEMORY ARRAY 2048 x 256 x 16 Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 19

20 SDRAM -- COMANDOS E OPERAÇÃO DOS DQM COMANDO (FUNÇÃO) CS# RAS# CAS# WE# DQM ADDR DQs COMMAND INHIBIT NOP (NO OPERATION) H X X X X X X L H H H X X X ACTIVE READ L L H H X BNK/RW L H L H L/H BNK/CL X X WRITE BURST TERMINATE L H L L L/H BNK/CL VALID L H H L X X ACTIVE PRECHARGE L L H L X CODE X AUTO OR SELF REFRESH L L L H X X X LOAD MODE REGISTER L L L L X OPCOD X WRITE / OUTPUT ENABLE WRITE / OUTPUT INHIBIT L - ACTIVE H - HIGH Z Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 20

21 SDRAM -- MODE REGISTER RESERVED WB OP MODE CAS LATENCY BT BURST LENGTH 00 - STANDARD XX - RESERVED WRITE BURST MODE: 0 - PROGRAMMED BURST LENGTH 1 - SINGLE LOCATION ACCESS SEQUENTIAL 1 - INTERLEAVED Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 21

22 SDRAM -- CAS LATENCY Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 22

23 DDR SDRAM -- MICRON -- 1 Gb Gb X ACESSO DUPLICADO PERMITE LER DOIS DADOS A CADA CLOCK Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 23

24 DDR SDRAM -- 1 Gb Gb X DETALHE Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 24

25 DDR2 SDRAM -- 1 Gb Gb X DETALHE Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 25

26 DDR3 SDRAM -- 2 Gb Gb X DETALHE Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 26

27 DDR X SDRAM -- QUICK REFERENCE Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 27

28 DENOMINAÇÕES: DDRn -- XXX XXX E PCn PCn -- XXXX Data Rate (MT/s) 64 bit RAM module peak transfer rate (MB/s) Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 28

29 DDR X SDRAM -- TYPICAL RECEIVERS Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 29