CEFET-RS Curso de Eletrônica

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Maria Fernanda Veiga de Sequeira
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1 CEFET-RS Curso de Eletrônica Memória DRAM Profs. Roberta Nobre & Sandro Silva [email protected] e [email protected]

2 Estrutura básica da DRAM LSB CAS Decodificador de Colunas Endereço Real Controlador de Memória MSB Decodificador de Linhas Matriz de Células RAS unidade MSB - Most Significant Bits LSB - Least Significant Bits CAS - Column Address Select RAS - Row Address Select

3 Leitura da DRAM Tempo de acesso típico: 60ns a 70ns RAS CAS Address WE Data linha 1º O controlador de ereços gera os bits mais significativos do ereço; 2º O controlador de ereços gera o sinal RAS; 3º O controlador de ereços gera os bits menos significativos do ereço; 4º O controlador de ereços gera o sinal CAS; 5º A memória libera o. unidade

4 Escrita da DRAM Tempo de acesso típico: 60ns a 70ns RAS CAS Address WE Data linha 1º O controlador de ereços gera os bits mais significativos do ereço; 2º O controlador de ereços gera o sinal RAS; 3º O controlador de ereços gera os bits menos significativos do ereço; 4º O controlador de ereços gera o sinal CAS; 5º O é enviado para a memória; 6º O controlador de ereços gera o sinal WE. unidade

5 Refresh da DRAM RAS CAS Address WE Data linha Sempre que ocorre um ereçamento de memória, ocorre refresh em toda linha acessada. RAS CAS Address linha unidade

6 FPM DRAM unidade

7 FPM DRAM RAS CAS Address linha Data O ereço de linha e o sinal RAS é mantido e o ereço de e o sinal CAS é alterado a cada acesso à memória. Ciclo: (70ns) ou (60ns) unidade

8 VRAM Memória DRAM específica para utilização na placa de vídeo. Criada em 1980 (F. Dill and R. Matick ) Variação da DRAM com porta de acesso DUAL pode ser acessada pela CPU e pelo processador de vídeo simultaneamente Porta de leitura e escrita para acesso da CPU Porta de leitura para acesso pelo processador de vídeo unidade

9 EDO DRAM RAS CAS Address linha Data A saída de s é bufferizada, assim o tempo que o fica disponível é maior permitindo a redução do tempo entre os acessos. Ciclo: (70ns) ou (60ns) unidade

10 FPM DRAM SIMM Single In line Memory Module Barramento de 8 bits 30 pinos 72 pinos Barramento de 32 bits SIMM Single In line Memory Module unidade

11 FPM DRAM SDRAM DIMM 168 pinos DDR SDRAM DIMM 184 pinos unidade

12 BEDO DRAM Address Data linha Possui um um contador interno que permite operação em modo rajada de 4 ciclos. Ciclo: (60ns) unidade

13 SDRAM Circuito interno reprojetado para obter os s disponíveis a cada ciclo de clock; Pipeline interno para realizar novo acesso antes do primeiro ser processado pelo sistema externo; Sincronismo pelo clock do sistema; Contador interno para a geração de ereços consecutivos; Tempo de acesso: 7,5ns a 15ns; Ciclo de operação: ; Decodificador de comandos Decodificador de Linhas Matriz de Células clock ereço Controlador de memória Contador unidade Decodificador de Linhas Decodificador de s Matriz de Células Dados

14 DDR SDRAM É uma SDRAM que realiza um acesso na subida do clock e outro acesso na descida do clock; Era utilizada somente em PCs não baseados em processadores Intel; Barramento de 64bits Ex: PC-1600 CLK: 100MHz 1600MB/s PC-2100 CLK: 133MHz 2100MB/s DDR2 3200MB/s a 8500MB/s DDR3 6,4GB/s a 12,8GB/s unidade

15 DDR2 Standard name Memory clock Cycle time I/O Bus clock Data transfers per second Module name Peak transfer rate DDR MHz 10 ns 100 MHz 200 Million PC MB/s DDR MHz 7.5 ns 133 MHz 266 Million PC MB/s DDR MHz 6.67 ns 150 MHz 300 Million PC MB/s DDR MHz 6 ns 166 MHz 333 Million PC MB/s DDR MHz 5 ns 200 MHz 400 Million PC MB/s unidade

16 DDR2 Standard name Memory clock Cycle time I/O Bus clock Data transfers per second Module name Peak transfer rate DDR MHz 10 ns 200 MHz 400 Million PC MB/s DDR MHz 7.5 ns 266 MHz 533 Million DDR MHz 6 ns 333 MHz 667 Million PC PC PC PC MB/s 5333 MB/s DDR MHz 5 ns 400 MHz 800 Million PC MB/s DDR MHz 3.75 ns 533 MHz 1066 Million PC PC MB/s DDR MHz 3.1 ns 650 MHz 1300 Million PC MB/s unidade

17 DDR3 Standard name Memory clock Cycle time I/O Bus clock Data transfers per second Module name Peak transfer rate DDR MHz 10 ns 400 MHz 800 Million PC MB/s DDR MHz 7.5 ns 533 MHz 1066 Million PC MB/s DDR MHz 6 ns 667 MHz 1333 Million PC MB/s DDR MHz 5 ns 800 MHz 1600 Million PC MB/s unidade

18 PC com dissipador de calor unidade

19 Rambus DRAM Era utilizada nos PCs com processadores Intel (1999 a 2002); N64 (Ninto), PlayStation2 e PlayStation3 (Sony) Operam com canal estreito: 16 bits Clock: 400MHz (1x); Duas transferências por ciclo (acessos de até 1,6GB/s); unidade

20 RAMBUS Module Name DataBus Memory clock transfer data rate PC bit, single channel 300 MHz 1200 MB/s PC bit, single channel 355 MHz 1420 MB/s PC bit, single channel 400 MHz 1600 MB/s PC1066 (RIMM 2100) 16-bit, single channel 533 MHz 2133 MB/s PC1200 (RIMM 2400) 16-bit, single channel 600 MHz 2400 MB/s RIMM bit, dual channel 400 MHz 3200 MB/s RIMM bit, dual channel 533 MHz 4200 MB/s RIMM bit, dual channel 600 MHz 4800 MB/s RIMM bit, dual channel 800 MHz 6400 MB/s unidade

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