Memórias: ROM, RAM, DRAM

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1 Memórias: ROM, RAM, DRAM 1 Classificação de Memórias Semicondutoras Volatilidade Volátil e Não Volátil Acesso Leitura e Escrita ou Somente Leitura Tipo RAM Random Access Memory (static) DRAM Dynamic RAM ROM Read Only Memory PROM User-Programmable ROM EPROM Erasable PROM E 2 PROM Electrically EPROM FLASH Flash E 2 PROM 2 1

2 Classificação de Memórias Semicondutoras Tecnologia Bipolar Transistores Bipolares (npn, pnp) CMOS Complementary Metal Oxide Silicon Estrutura de Acesso Aleatório Disciplinado (pilha, fila, etc) Endereçamento bit, byte, bloco 3 Características Importantes Capacidade: mega bits, bytes Ex: 1024 bits Organização: M palavras de N bits Ex: 1024x1, 256x4 bits Tempo de Acesso: nano segs Consumo/Dissipação: m amp Densidade de Integração: área do chip, # gates Capacidade Velocidade Consumo Densidade Bipolar baixa alta alto baixa CMOS alta média/alta baixo alta 4 2

3 Estrutura Básica de Chips de Memória Sinais de Endereço Memória Dados Sinais de Controle 5 ROM - Read Only Memory Pré-gravadas: modo permanente ou semi-permanente Não volátil n sinais de endereço; 2 n palavras de b bits 6 3

4 Porque memória ROM? Armazenamento de Programas Boot ROM de computadores pessoais Programas residentes em equipamentos, jogos, etc. ROM é um circuito combinacional: truth-lookup table pode executar qualquer função combinacional lógica Endereço = entradas da função Saídas = saídas da função 7 Estrutura Interna da ROM ROM = decodificador + codificador A 0 endereço 2n dados b bits A n-1 Decodificador Codificador 8 4

5 ROM implementando: Decodificador 2-to-4 c/ controle de polaridade da saída decodificador codificador 9 Multiplicador 4x4 10 5

6 Estrutura interna da ROM PDP-11 boot ROM (64 words, 1024 diodes) 11 Decodificação em duas dimensões 12 6

7 32Kx8 ROM 13 ROMs modernas 256K bytes, 1M byte, ou maior Usa transistores MOS como chaves 14 7

8 Tipos de ROM ROM Read Only Memory programada na fábrica através da metalização nos pontos de interconexão dos diodos PROM User-Programmable ROM programada pelo usuário (alta corrente) através da queima de fusível (desliga diodo); não permite alterações EPROM Erasable PROM programada eletronicamente; exposição a luz ultra violeta apaga o conteúdo E 2 PROM Electrically EPROM apagada e escrita eletronicamente, byte a byte FLASH Flash E 2 PROM apagada eletronicamente todo o conteúdo de uma vez 15 Comparação entre ROMs comerciais Table 10-5 Commercial ROM types. Type Technology Read cycle Write cycle Comments Mask ROM NMOS, CMOS ns 4 weeks Write once; low power Mask ROM Bipolar < 100 ns 4 weeks Write once; high power; low density PROM Bipolar < 100 ns µs/byte Write once; high power; no mask charge EPROM NMOS, CMOS ns µs/byte Reusable; low power; no mask charge EEPROM NMOS ns µs/byte 10, ,000 writes/location limit 16 8

9 EPROM possui floating gate MOS transistor em cada bit; floating gate é não conectado e está cercado de material de altíssima impedância; alta voltagem aplicada aos bits que devem ser 0, rompe isolante e armazena carga negativa no floating gate; carga negativa previne que o transistor MOS conduza nas operações de leitura; carga pode permanecer por 10 anos ou removida por minutos de luz ultra violeta (bit=1); chip possui janela de vidro para exposição à luz; 17 Estrutura da EPROM floating gate é não conectado e está cercado de material de altíssima impedância carga negativa previne que o transistor MOS conduza nas operações de leitura 18 9

10 EPROMs Comerciais - Chips 28 pinos 19 EEPROMs, Flash PROMs Semelhante a EPROM porém, bits podem ser apagados eletronicamente: VPP = 12 V Floating-gate MOS transistors possuem camada fina de isolante que permite eliminar a carga através de tensão de polaridade oposta; Pode ser reprogramada vezes; Escrita demora muita mais que leitura: milliseconds vs. 10 s of nanosegundos; Apagar Byte-byte Chip inteiro ( flash ) FLASH PROM pode ser apagada de uma só vez, aproximando-se de um RAM não volátil

11 ROM: Sinais de Control e E/S Chip Select Output Enable 21 EPROM em Microprocessadores 128Kx8 localizada no extremo A19=A18=A17=

12 Espaço de Endereçamento Corresponde à capacidade de endereçamento (direto ou indireto) de um processador. Representado pelos sinais de endereço: Ai An-1... A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A9... A K K K K K K K K K K K M 1 2 n-1 23 Operação da EPROM CE_L OE_L/VPP VCC OUTPUT Read 0 0 5v Dout Output Disable 0 1 5v Z Standby (35 ma) 1 X 5v Z Program 0 VPP 5v Din 24 12

13 ROM - Diagramas de Tempo Leitura taa - access time from address tacs - access time from chip select toe - output-enable time toz - output-disable time toh - output-hold time 25 Definição do Tempos taa - access time from address delay entre endereços estáveis e saídas válidas tacs - access time from chip select delay entre CS e saídas válidas toe - output-enable time delay entre OE e CS ativados, até 3-states de saída sairem de alta impedância toz - output-disable time delay entre OE e CS desativados, até 3-states de saída entrarem em alta impedância toh - output-hold time delay no qual as saídas continuam válidas após mudar endereço ou após desativar CS e OE 26 13

14 Projeto Projete um circuito para a geração e visualização em matrizes 8x8 LEDs dos caracteres de A a D, utilizando ROM (32x8). Neste esquema cada caracter é representado por n posições consecutivas da ROM: bit=1 significa pixel aceso. O circuito deve exibir a cada instante um caracter indicado pelo seu código. As saídas da ROM devem acionar uma linha da matriz de LEDs a cada ciclo de varredura. Sugestão: código = end. alto; contador(8)= end. baixo 27 RAM-Memória de Leitura/Escrita RAM (Random Access Memory) Volatilidade RAMs perdem seu conteúdo quando alimentação é removida NVRAM = RAM + bateria SRAM (Static RAM) Memória comporta-se como latches ou flip-flops DRAM (Dynamic Memory) Conteúdo da memória mantem-se por apenas alguns milisegundos É preciso refrescar posições através de leitura ou escrita 28 14

15 SRAM Chip Select Output Enable Write Enable (read/write_l) 29 Operação da SRAM Células de bits são latches tipo D, não flip-flops edge-triggered tipo D. poucos transistores por célula. Implicações para operações de escrita: Endereços devem estar estáveis antes de escrever. Dado deve estar estável antes do final da escrita

16 SRAM: Estrutura Interna 31 SRAM: Linhas de controle Chip select Output enable Write enable 32 16

17 SRAM - Leitura Similar a ROM taa - access time from address tacs - access time from chip select toe - output-enable time toz - output-disable time toh - output-hold time 33 SRAM - Escrita tas - address setup time before write tah - address hold time after write tcsw - chip select setup before end of write twp - write pulse width tds - data setup time before end of write tdh - data hold time after end of write Endereço deve estar estável antes e depois do acionamento de writeenable. Dado é armazenado na subida de (WE & CS)

18 Definição do Tempos tas - address setup time before write endereço deve estar estável antes de CS e WE senão posições imprevisíveis podem ser alteradas tah - address hold time after write tcsw - chip select setup before end of write twp - write pulse width tempo durante o qual WE deve estar acionado para o armazenamento confiável do dado na célula tds - data setup time before end of write tdh - data hold time after end of write 35 Dados bidirecionais Usa os mesmos sinais para leitura e escritas mais comum em RAM de vários bits compatível para uso com barramentos bidirecionais de microprocessadores 36 18

19 Chips SRAM Similar aos chips ROM 8kx8 32kx8, 28-pin DIPs 128kx8 512kx8 32-pin DIPs x 4 bit Static RAM 38 19

20 Diagrama de Tempo 39 Diagrama de Tempo 40 20

21 Exemplo Projete um banco de memória estática (chips + decodificação de endereço) contendo 16K x 8 bits, usando os chips: 1o. caso: 2114 (1024 x 4 bits) 2o. caso: 2147 (4096 x 1 bit) Capacidade total da placa = 128K bits Número de chips necessários: 1o. Caso = 32 2o. Caso = Solução 1o. Caso (16K 16) R/W U1 RAM1K A9 CS A8 WE A7 IO7 A6 IO6 A5 IO5 A4 IO4 A3 IO3 A2 IO2 A1 IO1 A0 IO0 U2 RAM1K A9 CS A8 WE A7 IO7 A6 IO6 A5 IO5 A4 IO4 A3 IO3 A2 IO2 A1 IO1 A0 IO0 A12 A13 A11 A10 U7 74LS E1 10 E0 98 A3 A2 A1 A U3 RAM1K A9 CS A8 WE A7 IO7 A6 IO6 A5 IO5 A4 IO4 A3 IO3 A2 IO2 A1 IO1 A0 IO0 U5 RAM1K U4 RAM1K A9 CS A8 WE A7 IO7 A6 IO6 A5 IO5 A4 IO4 A3 IO3 A2 IO2 A1 IO1 A0 IO0 U6 RAM1K A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 CS WE IO7 IO6 IO5 IO4 IO3 IO2 IO1 IO0 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 CS WE IO7 IO6 IO5 IO4 IO3 IO2 IO1 IO

22 Projeto Projete uma placa de memória RAM estática de 32K x 9bits - 8 bits de dados e 1 bit de paridade, usando os CIs 2114 e DRAM (Dynamic RAMs) SRAMs tipicamente usam 6 transistores por célula de um bit. DRAMs usam apenas um transistor por bit: mais memória por área de silício conteúdo 1/0 equivale à carga/descarga do capacitor do gate capacitor 44 22

23 DRAM - Operação S1 S2 Operação S1 S2 S3 Write close open open Read close close close Refresh close close close Cgate Rfuga Ampl S3 Comparador + Vref - IN Circuito comum a cada coluna da matriz OUT 45 DRAM - Leitura Pré-carga de bit line até V DD /2. Faz word_line = HIGH. Detecta se há passagem de corrente de/para a célula. Conteúdo da célula é destruído na leitura. Bit deve ser re-escrito de volta

24 DRAM - Escrita Faz word line = HIGH. Faz bit line = LOW ou HIGH para armazenar 0 ou 1. Faz word line = LOW. A carga armazenada para nível 1 vai eventualmente vazar. 47 DRAM - Fuga de Carga DRAM típica requer que cada célula seja refrescada uma vez a cada 4 a 64 ms

25 RAS/CAS Row Address Strobe, Column Address Strobe n sinais de endereço são fornecidos ao chip de DRAM em 2 passos, usando n/2 pinos apenas: 1o. Passo: endereço de linha na descida de RAS_L 2o. Passo: endereço de coluna na descida de CAS_L Método tradicional de operação de DRAM por 20 anos. CAS faz papel de chip select 49 DRAM-Organização Interna 64K x 1 DRAM Refresh das células da mesma linha C C C C C Circuito das colunas 50 25

26 Refresh Células são organizadas em vetores: seleção de uma linha, efetua o refresh de todas os bits da linha Exemplo: Kx1bit DRAM 128 linhas x 128 colunas Trefresh = 2 ms; Taccess = 500 ns requer 128 ciclos de refresh de duração de 500 ns 1 ciclo de refresh a cada 2/128 = 15,6 µs durante refresh processador fica em WAIT t 1o. ciclo 2o. ciclo t + Tref 15,6 µs 15,6 µs 51 DRAM - Leitura 52 26

27 DRAM - refresh 53 DRAM - Escrita 54 27

28 Símbolos Lógicos de DRAMs 64K 1 256K 1 64K 4 1M 1 256K A0 7 A1 6 A2 12 A3 11 A4 10 A5 13 A6 9 A7 2 DIN 4 RAS 15 CAS 3 WE DOUT 14 5 A0 7 A1 6 A2 12 A3 11 A4 10 A5 13 A6 9 A7 1 A8 2 DIN 4 RAS 15 CAS 3 WE DOUT A0 13 A1 12 A2 11 A3 8 A4 7 A5 6 A6 10 A RAS CAS WE OE DIO1 DIO2 DIO3 DIO A0 6 A1 7 A2 8 A3 10 A4 11 A5 12 A6 13 A7 14 A8 15 A9 1 DIN 3 RAS 16 CAS 2 WE DOUT A0 A1 A2 A3 A4 A5 A6 A7 A8 RAS CAS WE OE DIO1 DIO2 DIO3 DIO Copyright 2000 by Prentice Hall, Inc. Digital Design Principles and Practices, 3/e 55 Controle de Refresh Circuito que acessa memória exclusivamente para garantir o refresh de todas as posições dentro do limite de tempo (Tref). Componentes: contador de endereços de refresh: #linhas gerador dos pedidos de refresh (acesso à memória): período = Tref/#linhas gerador de RAS multiplex de sinais de endereços: n/2 mux 2-to-1 árbitro para controle do acesso à memória: micro ou refresh; micro entra em WAIT se ciclo de refresh 56 28

29 Controle de Refresh Micro endereço de coluna endereço de linha Contador de Refresh memory request Mux endereço de refresh memory/refresh CAS Árbitro inicia ciclo Mux RAS CAS WE Gerador Ai DRAM data RAS CAS WE Gerador de refresh request wait/ready refresh request fim de ciclo 57 Outros tipos de Ciclos CAS-before-RAS se CAS é acionado antes de RAS, chip refresca linha selecionada por um contador interno e incrementa contador; simplifica projeto; elimina contador de refresh externo. read-modify-write leitura seguida de escrita da mesma posição page-mode-read permite que uma linha inteira (page) seja lida mantendose RAS low e pulsando-se CAS; acesso mais rápido a dados que estão próximos page-mode-write escrita, similar a page-mode-read 58 29

30 Outros tipos de Ciclos static-column-mode read similar a page mode; end. de coluna não é armazenado na DRAM; assim, outro bit da mesma coluna pode ser lido, mudando-se o end. de coluna sem pulsar CAS. static-column-mode write escrita, similar a static-column-mode read; é necessário negar CAS ou WE na mudança de endereço. nibble-mode read similar a page-mode; o chip de DRAM gera uma sequência de endereços a partir do endereço fornecido no início do ciclo RAS-CAS; a sequência é repetida após 4 pulsos de CAS. nibble-mode write idem, write 59 Outros Tipos de DRAM EDRAM: Enhanced DRAM CDRAM: cache-dram SDRAM: Synchronous DRAM RDRAM: Rambus DRAM 60 30